JPS62113254A - 上位レイヤインタフエ−ス方式 - Google Patents
上位レイヤインタフエ−ス方式Info
- Publication number
- JPS62113254A JPS62113254A JP60252605A JP25260585A JPS62113254A JP S62113254 A JPS62113254 A JP S62113254A JP 60252605 A JP60252605 A JP 60252605A JP 25260585 A JP25260585 A JP 25260585A JP S62113254 A JPS62113254 A JP S62113254A
- Authority
- JP
- Japan
- Prior art keywords
- data
- priority
- priority processing
- cpu
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ハイレベルデータリンク制御手順を使用する
通信制御ＨＤとそのＥ位しイＡ７との間のインタフェー
ス方式に関するものである。
通信制御ＨＤとそのＥ位しイＡ７との間のインタフェー
ス方式に関するものである。
（従来の技術）
従来、このような分野の技術としては、古１１１他”Ａ
ｒ１５ＤＮ交換機における信号制御方式」（電子通信学
会技術研究報告、５Ｅ８５−３５）に記載されたものが
ある。以下、これに沿って説明する。
ｒ１５ＤＮ交換機における信号制御方式」（電子通信学
会技術研究報告、５Ｅ８５−３５）に記載されたものが
ある。以下、これに沿って説明する。
第２図にハイレベルデータリンク制御手順（１」Ｄ Ｌ
Ｃ手順）の一種であり、ＣＣＩＴＴ ｌ−４４１勧告
で標準化されたＬ Ａ ＰＩ）を使用する通信制御装置
とその上位レイヤ（上位装置）との間のインフッ１−ス
方式の一構成例を示す。同図において、１０は通信１１
１１１ ｔｌｌｌ装置、２０は上位装置であり、通信制
御装置１０は、シリアルデータインタフェース（ＳＤＩ
）１１と、プロセッサ（ＣｐＬＪ）１２と、リードオン
リメモリ（ＲＯＭ＞１３と、ランダムアクセスメ七り（
ＲＡＭ）１４と、ダイレクトメモリアクセス］ントロー
ラ（ＤＭＡＣ）１５とからなり、また、上位装置２０は
メｔす２１を備えている。
Ｃ手順）の一種であり、ＣＣＩＴＴ ｌ−４４１勧告
で標準化されたＬ Ａ ＰＩ）を使用する通信制御装置
とその上位レイヤ（上位装置）との間のインフッ１−ス
方式の一構成例を示す。同図において、１０は通信１１
１１１ ｔｌｌｌ装置、２０は上位装置であり、通信制
御装置１０は、シリアルデータインタフェース（ＳＤＩ
）１１と、プロセッサ（ＣｐＬＪ）１２と、リードオン
リメモリ（ＲＯＭ＞１３と、ランダムアクセスメ七り（
ＲＡＭ）１４と、ダイレクトメモリアクセス］ントロー
ラ（ＤＭＡＣ）１５とからなり、また、上位装置２０は
メｔす２１を備えている。
前記構成において、第３図に示されるＨＤＬＣ手順のフ
レーム構成を有するシリアルデータ３０が５Ｄ１１１で
受信された場合、５Ｄ１１１では、受信されたシリアル
データ３０よりオープニングフラグＦを検出し、その後
に続くデータ、即ちアドレスフィールドＡ、Ｌｌントロ
ールフィールドＣおよびインフォメーションフィールド
Ｉをバイト単位にＣＰＬ１１２に通知する。また、８０
１１１は、この間にフレームチェックジ−タンス化＠Ｆ
Ｃ８のチェック、最小長以下フレームチェック、アボー
トフレームチェック、端数ビット検出を行 、ない、有
効か無効かを識別するためのデータを受（ｉ＋データに
続いてＣＰＵ１２に通知する。
レーム構成を有するシリアルデータ３０が５Ｄ１１１で
受信された場合、５Ｄ１１１では、受信されたシリアル
データ３０よりオープニングフラグＦを検出し、その後
に続くデータ、即ちアドレスフィールドＡ、Ｌｌントロ
ールフィールドＣおよびインフォメーションフィールド
Ｉをバイト単位にＣＰＬ１１２に通知する。また、８０
１１１は、この間にフレームチェックジ−タンス化＠Ｆ
Ｃ８のチェック、最小長以下フレームチェック、アボー
トフレームチェック、端数ビット検出を行 、ない、有
効か無効かを識別するためのデータを受（ｉ＋データに
続いてＣＰＵ１２に通知する。
また一方、フレーム送信の場合は、ＣＰＵ１２を介して
８ごットデータ（Ａ、ＣおよびＩフィールド）が５ｔ）
１１１に通知され、５Ｄ１１１ではオープニングフラグ
、データ、Ｆｅ２．りＬｌ−ジングツラグの順にフレー
ムを送信する。
８ごットデータ（Ａ、ＣおよびＩフィールド）が５ｔ）
１１１に通知され、５Ｄ１１１ではオープニングフラグ
、データ、Ｆｅ２．りＬｌ−ジングツラグの順にフレー
ムを送信する。
ＣＰＵ１２では、５Ｄ１１１より送受される有効γ−夕
の順序、再送制御およびリンク管理等のＬ Ａ Ｉ）
Ｄプロトコル処理を行なう。また、ＳＤ［１１、ＤＭＡ
Ｃｌ３の制御も行なう。
の順序、再送制御およびリンク管理等のＬ Ａ Ｉ）
Ｄプロトコル処理を行なう。また、ＳＤ［１１、ＤＭＡ
Ｃｌ３の制御も行なう。
ＣＰＵ１２に−Ｃ１各種Ｌ Ａ Ｐ Ｄプロトコル処理
がされた後、上位装置２０に通知するデータが生じノミ
場合、ＣＰＵ１２はＤＭＡＣｌ５に転送指示を行なう。
がされた後、上位装置２０に通知するデータが生じノミ
場合、ＣＰＵ１２はＤＭＡＣｌ５に転送指示を行なう。
上位装置２０とのインタフェース回路であるＤＭＡＣｌ
３は、ＣＰＬ１１２の転送指示により、上位装置２０へ
のデータ転送を行なう。転送は、上位装置２０内のメモ
リ２１と、通信制御装置１０内の５Ｄ１１１．（Ｊ）Ｕ
１２との間でのダイレクトメモリアクセス（ＤＭＡ）転
送による。
３は、ＣＰＬ１１２の転送指示により、上位装置２０へ
のデータ転送を行なう。転送は、上位装置２０内のメモ
リ２１と、通信制御装置１０内の５Ｄ１１１．（Ｊ）Ｕ
１２との間でのダイレクトメモリアクセス（ＤＭＡ）転
送による。
また、通信制御装置１０と上位装置２０とのインタフェ
ースとして、ハードウェア上の通信路が１つしかないた
めに、リンク識別番号をＣＰＵ１２によって通知データ
に付与することで、リンクの識別を上位装置２０により
行なう。
ースとして、ハードウェア上の通信路が１つしかないた
めに、リンク識別番号をＣＰＵ１２によって通知データ
に付与することで、リンクの識別を上位装置２０により
行なう。
リンク識別番号とは、第４図に示されるシリアルデータ
３０のアドレスフィールドＡ内のサービスアクセスポイ
ントアイデンティファイア（３ｅｒｖｉｃｅ ａｃｃｅ
ｓｓ ｐｏｉｎｔ １ｄｅｎｔｉｆｉｅｒ） ３ Ａ
Ｐ Ｉ値と、ターミナルエンドポイントアイデンティフ
ァイア（Ｔｅｒｍｉｎａｌ ｅｎｄｐｏｉｎｔ １ｄｃ
ｎ口ｔｉｅｒ ） ＴＥ Ｉ値である。なお、フィール
ドＡ中のＣ／ Ｒはコマンドレスポンスフィールドビッ
ト（ＣＯＩＩｌｌＩｌａｎｄ ｒｅｓＤＯｎｓｃ ｆｉ
ｅｌｄ ｂｉｔ ） 、ＥΔはエクステントアドレスフ
ィールドエクステンションビット（Ｅ ｘｔｃｎｄｅｄ
ａｄｄｒｅｓｓ ｆｉｅｌｄ ｅｘｔｅｎｓｉｏｎ
ｂｉｔ ）である。
３０のアドレスフィールドＡ内のサービスアクセスポイ
ントアイデンティファイア（３ｅｒｖｉｃｅ ａｃｃｅ
ｓｓ ｐｏｉｎｔ １ｄｅｎｔｉｆｉｅｒ） ３ Ａ
Ｐ Ｉ値と、ターミナルエンドポイントアイデンティフ
ァイア（Ｔｅｒｍｉｎａｌ ｅｎｄｐｏｉｎｔ １ｄｃ
ｎ口ｔｉｅｒ ） ＴＥ Ｉ値である。なお、フィール
ドＡ中のＣ／ Ｒはコマンドレスポンスフィールドビッ
ト（ＣＯＩＩｌｌＩｌａｎｄ ｒｅｓＤＯｎｓｃ ｆｉ
ｅｌｄ ｂｉｔ ） 、ＥΔはエクステントアドレスフ
ィールドエクステンションビット（Ｅ ｘｔｃｎｄｅｄ
ａｄｄｒｅｓｓ ｆｉｅｌｄ ｅｘｔｅｎｓｉｏｎ
ｂｉｔ ）である。
上位５Ａ置２０より通信制御４４置１０ヘデ一タ通知す
る場合は、まず、上位装置２０よりＣＰＵ１２に対して
受信要求が通知される。受信要求情報としては、通知さ
れるデータが格納されているメモリエリアである。
る場合は、まず、上位装置２０よりＣＰＵ１２に対して
受信要求が通知される。受信要求情報としては、通知さ
れるデータが格納されているメモリエリアである。
ＤＭＡＣｌ３は、ＣＰＵ１２に対して上位装置２０より
受信要求があったことを知らせる。ＣＰＵ１２は、ＤＭ
ＡＣｌ３に受信要求を受【プつけるよう指示する。ＣＰ
Ｕ１２の指示に従いＤＭＡＣｌ３は、通知データが格納
されているメモリ２１とＣＰＵ１２との間でＤＭＡ転送
を行なう。
受信要求があったことを知らせる。ＣＰＵ１２は、ＤＭ
ＡＣｌ３に受信要求を受【プつけるよう指示する。ＣＰ
Ｕ１２の指示に従いＤＭＡＣｌ３は、通知データが格納
されているメモリ２１とＣＰＵ１２との間でＤＭＡ転送
を行なう。
（発明が解決しようとする問題点）
第４図に承されるＳＡＰ １ｌｌｆｉは、各サービス秒
毎（ＳＡＰＩ ＝Ｏ：回線、１６：パケット、６３：マ
ネージメント等）に与えられており、最大６４個の独立
したサービスが設けられる。また、サービスによっては
、５Ｄ１１１に受信されてからＣｒ’Ｕ１２で処理され
、上位装置２０に通知するまでの時開的条件が厳格で、
ＣＰＵ１２によって優先的に処理されるべきサービスも
ある。
毎（ＳＡＰＩ ＝Ｏ：回線、１６：パケット、６３：マ
ネージメント等）に与えられており、最大６４個の独立
したサービスが設けられる。また、サービスによっては
、５Ｄ１１１に受信されてからＣｒ’Ｕ１２で処理され
、上位装置２０に通知するまでの時開的条件が厳格で、
ＣＰＵ１２によって優先的に処理されるべきサービスも
ある。
しかしながら、前述した従来の上位レイヤインタ“ノ１
−ス方式では、ハードウェア上の通信路として１つしか
持たないため、ＣＰｔＪ１２にて優先的に処理されてい
てもＤＭＡＣｌ３が転送中であれば、優先処理されたｉ
゛−夕を上位装置２０へ通知りる時間が遅れることにな
る。
−ス方式では、ハードウェア上の通信路として１つしか
持たないため、ＣＰｔＪ１２にて優先的に処理されてい
てもＤＭＡＣｌ３が転送中であれば、優先処理されたｉ
゛−夕を上位装置２０へ通知りる時間が遅れることにな
る。
また一方、各奮ナービス秒毎に複数の上位装置２０が存
在するシステムもあり、この場合は、複数の上位装置が
同時に通信制御１′ａ１０へデータを通知ηる要求が出
る可能性があり、複数の上位装置２０間の各サービスお
よび通信制御装置１０内の優先処理レベルに応じた優先
競合制御をしなければならないという問題点があった。
在するシステムもあり、この場合は、複数の上位装置が
同時に通信制御１′ａ１０へデータを通知ηる要求が出
る可能性があり、複数の上位装置２０間の各サービスお
よび通信制御装置１０内の優先処理レベルに応じた優先
競合制御をしなければならないという問題点があった。
本発明は、前述した従来の問題点を解決し、ＣＰＵの優
先処理に応じてインタフェースを設けることができる上
位レイヤインタフェース方式を提供することを目的とす
る。
先処理に応じてインタフェースを設けることができる上
位レイヤインタフェース方式を提供することを目的とす
る。
（問題点を解決するための手段）
本発明では前記問題点を解決するため、ハイレベルデー
タリンク制御手順を使用する通信制御装置とその上位レ
イヤ（上位装置）との間の上位レイヤインタフェースと
して、通信制御装置内における優先処理レベルに応じｌ
ｃ複数個のハードウェア構成による通信路を設けた。
タリンク制御手順を使用する通信制御装置とその上位レ
イヤ（上位装置）との間の上位レイヤインタフェースと
して、通信制御装置内における優先処理レベルに応じｌ
ｃ複数個のハードウェア構成による通信路を設けた。
（作用）
本発明によれば、優先処理レベルの高いデータが発生し
た場合には、優先処理レベルの低い他の通信路において
データ転送中であってもこれを中断し、優先処理レベル
の高い通信路を用いて、直ちに前記優先処理レベルの高
いデータを送信又は受１工する。
た場合には、優先処理レベルの低い他の通信路において
データ転送中であってもこれを中断し、優先処理レベル
の高い通信路を用いて、直ちに前記優先処理レベルの高
いデータを送信又は受１工する。
（実施例）
第１図は本発明の第１の実ｍ例を示すシステム構成図で
、図中、第２図と同一構成部分は同一符号をもって表わ
す。即ち、１０ａはＩ（ＤＬＣ−ｆ順を使用する通信制
御装置、１１はシリアルデータの送受を行なうシリアル
データインタフェース（ＳＤＩ）、１２はプＯセッ１す
（ＣＰＵ）、１３はリードオンリメモリ（ＲＯＭ）、１
４はランダムアクセスメモリ（ＲＡＭ）、１５，１６は
ＣＰＬＪ１２の優先処理レベルごとに各上位装置とのイ
ンタフェースをとるダイレクトメモリアクセスコントロ
ーラ（ＤＭＡＣ）△、Ｂ、１７は送受されるデータを一
時格納してＪ３＜バッファ（Ｂｕｆ）、２０．３０は各
サービスごとの上位装置Ａ、Ｂ、２１．３１は上位装置
２０．３０内のメモリである。また、ＤＭＡＣＡ １５
とＤＨＡＣＢ １６とではＤＭＡＣＡ１５の方がＣＰＬ
１１２′ｃ−優先的に処理される５ＡＰＩ値およびその
上位装置が接続されている。以下、動作を説明する。
、図中、第２図と同一構成部分は同一符号をもって表わ
す。即ち、１０ａはＩ（ＤＬＣ−ｆ順を使用する通信制
御装置、１１はシリアルデータの送受を行なうシリアル
データインタフェース（ＳＤＩ）、１２はプＯセッ１す
（ＣＰＵ）、１３はリードオンリメモリ（ＲＯＭ）、１
４はランダムアクセスメモリ（ＲＡＭ）、１５，１６は
ＣＰＬＪ１２の優先処理レベルごとに各上位装置とのイ
ンタフェースをとるダイレクトメモリアクセスコントロ
ーラ（ＤＭＡＣ）△、Ｂ、１７は送受されるデータを一
時格納してＪ３＜バッファ（Ｂｕｆ）、２０．３０は各
サービスごとの上位装置Ａ、Ｂ、２１．３１は上位装置
２０．３０内のメモリである。また、ＤＭＡＣＡ １５
とＤＨＡＣＢ １６とではＤＭＡＣＡ１５の方がＣＰＬ
１１２′ｃ−優先的に処理される５ＡＰＩ値およびその
上位装置が接続されている。以下、動作を説明する。
５ＤＩＩＩでは、送受されるデータをＢｕｆ１７に格納
し、受信路ｒ後、ＣＩ）ｌＪ１２に通知する。ＣＰＵ１
２にて優先処理レベルに対応した各種ＬＡＰＤプロトコ
ル処理がされた後、優先処理の高い５ＡＰＩ値に対応す
る上位装置Ａ２０に通知するデータが生じた場合、ＣＰ
（Ｊ１２はまずＤＨＡＣＢ １６が転送中かどうかを確
認する。もし、ＤＨ八へＢ１５が転送中の時は、ＤＭＡ
ＣＢ １６に対して一時転送中断の指示を行なう。
し、受信路ｒ後、ＣＩ）ｌＪ１２に通知する。ＣＰＵ１
２にて優先処理レベルに対応した各種ＬＡＰＤプロトコ
ル処理がされた後、優先処理の高い５ＡＰＩ値に対応す
る上位装置Ａ２０に通知するデータが生じた場合、ＣＰ
（Ｊ１２はまずＤＨＡＣＢ １６が転送中かどうかを確
認する。もし、ＤＨ八へＢ１５が転送中の時は、ＤＭＡ
ＣＢ １６に対して一時転送中断の指示を行なう。
次に、ＤＭＡＣＡ１５に対して転送指示を行ない、デー
タを上位装置ａＡ２０内のメモリ２１とＣＰＵ１２およ
び５Ｄ１１１との間でのＤＭＡ転送を行なう。
タを上位装置ａＡ２０内のメモリ２１とＣＰＵ１２およ
び５Ｄ１１１との間でのＤＭＡ転送を行なう。
上位装置Ａ２０へのデータ転送終了後、ＣＰＬ１１２は
一時転送中断をしていたＤＨＡＣＢ １６に対して転送
可開始指示を行なう。ＤＮＡＣＢ １６は転送可開始指
示により中断時のデータよりＤＭＡ転送を行なう。
一時転送中断をしていたＤＨＡＣＢ １６に対して転送
可開始指示を行なう。ＤＮＡＣＢ １６は転送可開始指
示により中断時のデータよりＤＭＡ転送を行なう。
また、上位装置Ａ２０又はＢ２Ｏより通信制御装置１０
ａに対してデータを通知する時も、同様にＣＰＵ１２の
優先処理判断によりＤＨＡＣ八１５へ叶＾ＣＡｌ６を制
御することによりＣＰＵ１２の優先処理レベルに応じた
上位装置Ａ２０又は１つ３０とのデータ転送が可能とな
る。
ａに対してデータを通知する時も、同様にＣＰＵ１２の
優先処理判断によりＤＨＡＣ八１５へ叶＾ＣＡｌ６を制
御することによりＣＰＵ１２の優先処理レベルに応じた
上位装置Ａ２０又は１つ３０とのデータ転送が可能とな
る。
本実施例において、上位装置が各勺−ビスごとになく、
１つの上位装置において全てのサービスを一ナボートす
る場合も同様のことが言える。
１つの上位装置において全てのサービスを一ナボートす
る場合も同様のことが言える。
第５図は本発明の第２の実施例を示すシステム構成図で
ある。
ある。
第１の実施例において、各５ＡＩ）ＩｌｉＱごとにＣＰ
ｔＪ１２の優先処理レベルを分け、上位インタフェース
を設けるとすると、最大６４個のインタフェースと処理
レベルとを設けることになり、通信制御装置１０ａをＬ
ＳＩ化する場合に、ビンの数が膨大となり、実現が困難
となる。そこで、第２の実施例（・は上位）ノービスを
いくつかの優先処理グループに分け、このグループに対
応してインタフェースを設けることとした。
ｔＪ１２の優先処理レベルを分け、上位インタフェース
を設けるとすると、最大６４個のインタフェースと処理
レベルとを設けることになり、通信制御装置１０ａをＬ
ＳＩ化する場合に、ビンの数が膨大となり、実現が困難
となる。そこで、第２の実施例（・は上位）ノービスを
いくつかの優先処理グループに分け、このグループに対
応してインタフェースを設けることとした。
第５図において、叶ＡＣ＾１５はＣＰｔＪ１２で優先処
理されるレベルが高い５ＡＰＩグループと、その上位装
置Δ２０に接続されている。また、Ｄ）ＩＡＣＢ １６
はＣＰＵ１２で優先処理されるレベルが低いＳΔＰＩグ
ループと、その上位装置８３０および上位装置Ｃ４０に
接続されている。
理されるレベルが高い５ＡＰＩグループと、その上位装
置Δ２０に接続されている。また、Ｄ）ＩＡＣＢ １６
はＣＰＵ１２で優先処理されるレベルが低いＳΔＰＩグ
ループと、その上位装置８３０および上位装置Ｃ４０に
接続されている。
上位装置２ｆｆＢ３０と上位装ｆｆ１ｃ４０とは１つの
インタフェースを共有しているため、通信制御装置１０
ｂの外部に５ＡＰＩ娠分は制御四路（ＳＡＰＩ ＣＴＬ
）５１を設け、ＳＡＰ Ｉごとに上位装置Ｂ３０と上位
装置Ｃ４０のインタフェース振分は指示をインタフェー
ス振分は回路（ＤＡＴＡ ５ＥＬ） ５２に送出するこ
とにより競合制御を行なう。なお、その他の構成・作用
は第１の実施例と同様である。
インタフェースを共有しているため、通信制御装置１０
ｂの外部に５ＡＰＩ娠分は制御四路（ＳＡＰＩ ＣＴＬ
）５１を設け、ＳＡＰ Ｉごとに上位装置Ｂ３０と上位
装置Ｃ４０のインタフェース振分は指示をインタフェー
ス振分は回路（ＤＡＴＡ ５ＥＬ） ５２に送出するこ
とにより競合制御を行なう。なお、その他の構成・作用
は第１の実施例と同様である。
第６図は本発明の第３の実施例を示すシステム構成図で
ある。ここでは、第１および第２の実施例におけるメモ
リ２１．３１．４１を通信制御装置１０ｃの内部装置と
して示しており、その保有機能からバッファメモリ（Ｂ
Ｍ）１８ａ、バッフツメモリ制御回路（ＢＨＣＴＬ ）
１８ ｂ 、イベント回路（ＰｏｒｔＡ、 Ｐｏｒｔ
Ｂ） １８ｃ、 １８ｄに分解した形で示している。
ある。ここでは、第１および第２の実施例におけるメモ
リ２１．３１．４１を通信制御装置１０ｃの内部装置と
して示しており、その保有機能からバッファメモリ（Ｂ
Ｍ）１８ａ、バッフツメモリ制御回路（ＢＨＣＴＬ ）
１８ ｂ 、イベント回路（ＰｏｒｔＡ、 Ｐｏｒｔ
Ｂ） １８ｃ、 １８ｄに分解した形で示している。
８Ｍ１８ａは複数の独立したエリアより構成されており
、ＢＨＣＴＬ １８ ｂの制御により５Ｄ１１１゜ＣＰ
ＬＪ１２．上位装置Ｉ２０ａ、上位装置Ｉ［３０ａと上
位装置ｍ４０ａの配下のメモリとして共通に使用Ｊるこ
とができる。また、別々の１リアを同時に使用すること
も可能である。
、ＢＨＣＴＬ １８ ｂの制御により５Ｄ１１１゜ＣＰ
ＬＪ１２．上位装置Ｉ２０ａ、上位装置Ｉ［３０ａと上
位装置ｍ４０ａの配下のメモリとして共通に使用Ｊるこ
とができる。また、別々の１リアを同時に使用すること
も可能である。
本実施例は第１および第２の実施例と本質的には全く同
じであり、両者の違いはデータ転送に使用されるメモリ
を通信制御装置の内部に持つか否か、データ転送をＤＭ
ＡＣを使って行なうかメモリの管理移行によって行なう
か（゛ある。
じであり、両者の違いはデータ転送に使用されるメモリ
を通信制御装置の内部に持つか否か、データ転送をＤＭ
ＡＣを使って行なうかメモリの管理移行によって行なう
か（゛ある。
第６図において、ＣＰＵ１２は５ＡＰＩ値とＢＭｌ ８
ａのエリアをそれぞれの優先処理レベルに対応するＰｏ
ｒｔＡ １８ ｃ 、 ＰｏｒｔＢ １８ ｄに通知す
ると同時にＢＨＣＴＬ １８ ｂを制御することにより
、通知データが格納されている８Ｍ１８ａのエリアを上
位装置配下のメモリとり°る。上位装置はＰｏｒｔΔ１
８ｃ、ＰｏｒｔＢ１８ｄの通知により、８Ｍ１８ａのエ
リアとデータ転送が終了したことを知る。
ａのエリアをそれぞれの優先処理レベルに対応するＰｏ
ｒｔＡ １８ ｃ 、 ＰｏｒｔＢ １８ ｄに通知す
ると同時にＢＨＣＴＬ １８ ｂを制御することにより
、通知データが格納されている８Ｍ１８ａのエリアを上
位装置配下のメモリとり°る。上位装置はＰｏｒｔΔ１
８ｃ、ＰｏｒｔＢ１８ｄの通知により、８Ｍ１８ａのエ
リアとデータ転送が終了したことを知る。
第１および第２の実施例では優先レベルが高い５ＡＰＩ
がデータを転送している時には、そのデータが転送終了
するまで優先レベルの低い５ＡＰ１のデータ転送は中断
しなければならないが、本実施例では８Ｍ１８ａのエリ
アを独立に使用することが可能なために、優先レベルの
低い５ＡＰＴのデータ転送においても、転送時間が短く
で済む。
がデータを転送している時には、そのデータが転送終了
するまで優先レベルの低い５ＡＰ１のデータ転送は中断
しなければならないが、本実施例では８Ｍ１８ａのエリ
アを独立に使用することが可能なために、優先レベルの
低い５ＡＰＴのデータ転送においても、転送時間が短く
で済む。
なお、その他の構成・作用は第１および第２の実施例と
同様である。
同様である。
なお、ここでは２つのイベント回路ＰｏｒｔＡ １８Ｃ
，ＰＯｒｔＢ１８ｄで示しているが、３つもしくはそれ
以上にしても同様である。、また、５ＡＰＩ振分は制御
を複数の上位装置が１つのインタフェースによって接続
されている時のみについて示しているが、上位装置が１
つであるインタフェース 。
，ＰＯｒｔＢ１８ｄで示しているが、３つもしくはそれ
以上にしても同様である。、また、５ＡＰＩ振分は制御
を複数の上位装置が１つのインタフェースによって接続
されている時のみについて示しているが、上位装置が１
つであるインタフェース 。
（第５図ではＤＨＡＣ八１５へ第６図ではＰｏｒｔＡ
１８Ｃ）に設けても良い。
１８Ｃ）に設けても良い。
（発明の効果）
以上説明したように本発明によれば、通信制御装置内の
優先処理レベルに対応した複数のハードウェア構成にに
る通信路を設けたため、通信制御装置内で優先処理され
たデータを即座に上位ナービスへ通知できるとともに、
複数の上位サービスが同時に通信制御装置へデータを通
知する場合にも優先処理レベルに応じたデータ転送が０
１能となる等の利点がある。
優先処理レベルに対応した複数のハードウェア構成にに
る通信路を設けたため、通信制御装置内で優先処理され
たデータを即座に上位ナービスへ通知できるとともに、
複数の上位サービスが同時に通信制御装置へデータを通
知する場合にも優先処理レベルに応じたデータ転送が０
１能となる等の利点がある。
第１図は本発明の上位レイヤインタフェース方式の一実
施例を示すシステム構成図、第２図は従来の方式による
システム構成図、第３図はシリアルデータを示す図、第
４図はアドレスフィールドを示１−図、第５図は発明Ｉ
１１の第２の実施例を示すシステム構成図、第６図は本
発明の第３の実施例を承りシステム構成図である。 １０ａ、ｉｏｂ、 １０ｃ・・・通信制御装置、１１・
・・シリアルデータインタフェース（ＳＤ Ｉ ）、１
２・・・プロセッサ（ＣＰｔＪ） 、１５．１６・・・
ダイレクトメモリアクセスコントＬ１−ラ（ＤＭＡＣ＞
、１７・・・バッファ、１８ａ・・・バッファメモリ、
１８ｂ・・・バッファメモリ制御回路、１８Ｃ０１８ｄ
・・・イベント回路、２０．３０，４０゜２０ａ、３０
ａ、４０ａ・・・上イＯ装置、２１゜３１．４１・・・
メモリ。 特許出願人 沖電気工業株式会社 代理人弁理士 古 １） 精 孝 従来のインタフェース方式を示す図 第２図
施例を示すシステム構成図、第２図は従来の方式による
システム構成図、第３図はシリアルデータを示す図、第
４図はアドレスフィールドを示１−図、第５図は発明Ｉ
１１の第２の実施例を示すシステム構成図、第６図は本
発明の第３の実施例を承りシステム構成図である。 １０ａ、ｉｏｂ、 １０ｃ・・・通信制御装置、１１・
・・シリアルデータインタフェース（ＳＤ Ｉ ）、１
２・・・プロセッサ（ＣＰｔＪ） 、１５．１６・・・
ダイレクトメモリアクセスコントＬ１−ラ（ＤＭＡＣ＞
、１７・・・バッファ、１８ａ・・・バッファメモリ、
１８ｂ・・・バッファメモリ制御回路、１８Ｃ０１８ｄ
・・・イベント回路、２０．３０，４０゜２０ａ、３０
ａ、４０ａ・・・上イＯ装置、２１゜３１．４１・・・
メモリ。 特許出願人 沖電気工業株式会社 代理人弁理士 古 １） 精 孝 従来のインタフェース方式を示す図 第２図
Claims (2)
- （１）ハイレベルデータリンク制御手順を使用する通信
制御装置とその複数の上位レイヤ（上位装置）との間の
上位レイヤインタフェース方式において、 通信制御装置と各上位装置とのインタフェースとして、
通信制御装置内における優先処理レベルに応じた複数個
のハードウェア構成による通信路を設けたことを特徴と
する 上位レイヤインタフェース方式。 - （２）上位サービスをいくつかの優先処理グループに分
け、このグループ対応に複数個のハードウェア構成によ
る通信路を設けたことを特徴とする特許請求の範囲第１
項記載の 上位レイヤインタフェース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60252605A JPS62113254A (ja) | 1985-11-13 | 1985-11-13 | 上位レイヤインタフエ−ス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60252605A JPS62113254A (ja) | 1985-11-13 | 1985-11-13 | 上位レイヤインタフエ−ス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62113254A true JPS62113254A (ja) | 1987-05-25 |
| JPH0419582B2 JPH0419582B2 (ja) | 1992-03-30 |
Family
ID=17239689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60252605A Granted JPS62113254A (ja) | 1985-11-13 | 1985-11-13 | 上位レイヤインタフエ−ス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62113254A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5783843A (en) * | 1980-11-12 | 1982-05-25 | Hitachi Ltd | Data buffer controlling system |
| JPS5987537A (ja) * | 1982-11-11 | 1984-05-21 | Mitsubishi Electric Corp | 優先度をもつデ−タの制御回路 |
-
1985
- 1985-11-13 JP JP60252605A patent/JPS62113254A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5783843A (en) * | 1980-11-12 | 1982-05-25 | Hitachi Ltd | Data buffer controlling system |
| JPS5987537A (ja) * | 1982-11-11 | 1984-05-21 | Mitsubishi Electric Corp | 優先度をもつデ−タの制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0419582B2 (ja) | 1992-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0493934B1 (en) | Communications network | |
| EP0427250B1 (en) | Method and apparatus for exploiting communications bandwidth as for providing shared memory | |
| JPH0732392B2 (ja) | 交換方式 | |
| FI85319C (fi) | Kopplingselement. | |
| EP0491569A2 (en) | Communication systems | |
| US6339812B1 (en) | Method and apparatus for handling invalidation requests to processors not present in a computer system | |
| JPS62113254A (ja) | 上位レイヤインタフエ−ス方式 | |
| US6564277B1 (en) | Method and system for handling interrupts in a node controller without attached processors | |
| KR930004909B1 (ko) | 지역 네트워크 콘트롤러 시스템 | |
| JP3251723B2 (ja) | 放送通信方法 | |
| JPH0476751A (ja) | 通信制御装置の通信管理方式 | |
| JPS63250243A (ja) | デ−タ通信処理方式 | |
| JPS62181551A (ja) | ゲ−トウエイ装置 | |
| JPH05210613A (ja) | 周辺装置接続方式 | |
| JPH06209345A (ja) | Ｉｓｄｎ通信端末 | |
| JPH02309738A (ja) | 通信制御装置の複数チャネル制御方式 | |
| JPH04106651A (ja) | システムバスの制御装置 | |
| JPH01189258A (ja) | 通信制御装置 | |
| JPH01137851A (ja) | 優先制御プロトコル変換方式 | |
| JPH02271749A (ja) | データ蓄積方式 | |
| JPH02211568A (ja) | バス制御方式 | |
| JPH0294733A (ja) | プログラマブルコントローラの通信方式 | |
| JP2005258502A (ja) | 情報処理ボード | |
| JPH023858A (ja) | 二重化データ処理装置構成方式 | |
| JPS61272855A (ja) | 割込要求スタツク制御方式 |