JPS63171043A

JPS63171043A - 上位レイヤインタフエ−ス方式

Info

Publication number: JPS63171043A
Application number: JP62001807A
Authority: JP
Inventors: Hitoya Nakamura; 人也中村; Minoru Abe; 稔安部; Noriaki Kishino; 岸野　訓明
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1987-01-09
Filing date: 1987-01-09
Publication date: 1988-07-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ハイレベルデータリンク制御手順等の高度な
通信プロトコルを使用する通信制御装置とその上位レイ
ヤとの間のインタフェース方式％式％（従来の技術）従来、このような分野の技術としては、吉田他著ｒｌｓ
ＤＮ交換機における信号制御方式」（電子通信学会技術
研究報告、５Ｅ８５−３５）に記載されたものがある。

以下、これに沿って説明する。

第２図にハイレベルデータリンク制御手順（ＨＤＬＣ手
順）の一種であり、ＣＣＩＴＴ　ｌ−４４１勧告で標準
化されたＬＡＰＤを使用する通信制御装置とその上位レ
イヤ（上位装置）との間のインタフェース方式の一構成
例を示す。同図において、１０は通信制御装置、２０は
上位装置であり、通信制御装置１０は、シリアルデータ
インタフェース（ＳＤＩ）１１と、プロセッサ（ＣＰＵ
）１２と、リードオンリメモリ　（ＲＯＭ）１３と、ラ
ンダムアクセスメモリ　（ＲＡＭ）１４と、ダイレクト
メモリアクセスコントローラ（ＤＭＡＣ）１５とからな
り、また、上位装置２０はメモリ２１を備えている。

前記、構成において、第３図に示されるＨＤＬＣ手順の
フレーム構成を有するシリアルデータ３０が５ＤＩＩＩ
で受信された場合、５ＤＩＩＩでは、受信されたシリア
ルデータ３０よりオープニングフラグＦを検出し、その
後に続くデータ、即ちアドレスフィールドＡ、コントロ
ールフィールドＣおよびインフォメーションフィールド
Ｉをバイト単位にＣＰＵ１２に通知する。また、５ＤＩ
ｌｌは、この間にフレームチェックシーケンス信号ＦＣ
Ｓのチェック、最小長以下フレームチェック、アボート
フレームチェック、端数ビット検出を行ない、有効か無
効かを識別するためのデータを受信データに続いてＣＰ
Ｕ１２に通知する。

また一方、フレーム送信の場合は、ＣＰＵ１２を介して
８とットデータ（Ａ、Ｃおよび■フィールド）が５ＤＩ
ＩＩに通知され、５ＤＩＩＩではオープニングフラグ、
データ、ＦＣＳ、　　クロージングフラグの順にフレー
ムを送信する。

ＣＰＵ１２では、５ＤＩＩＩより送受される有効データ
の順序、再送制御およびリンク管理等のＬＡＰＤプロト
コル処理を行なう。また、５Ｄ１１１、ＤＭＡＣｌ３の
制御も行なう。

ＣＰＵ１２にて、各種ＬＡＰＤプロトコル処理がされた
後、上位装置２０に通知するデータが生じた場合、ＣＰ
Ｕ１２はＤＭＡＣ１５に転送指示を行なう。

上位装置２０とのインタフェース回路であるＤＭＡＣｌ
３は、ＣＰＵ１２の転送指示により、上位装置２０への
データ転送を行なう。転送は、上位装置２０内のメモリ
２１と、通信制御装置１０内の５ＤＩＩＩ、ＣＰＵ１２
との間でのダイレクトメモリアクセス（ＤＭＡ）転送に
よる。

また、通信制御装置１０と上位装置２０とのインタフェ
ースとして、ハードウェア上の通信路が１つしかないた
めに、リンク識別番号をＣＰＵ１２によって通知データ
に付与することで、リンクの識別を上位装置２０により
行なう。

リンク識別番号とは、第４図に示されるシリアルデータ
３０のアドレスフィールドＡ内のサービスアクセスポイ
ントアイデンティファイア（Ｓ　ｅｒｖｌｃｅ　ａｃｃ
ｅｓｓ　ｐｏｌｎｔ　１ｄｅｎｔｉｆ’１ｅｒ）　Ｓ　
Ａ　Ｐ　Ｉ値と、ターミナルエンドポイントアイデンテ
ィファイア（Ｔｅｒｍｉｎａｌ　ｅｎｄｐｏｉｎｔ　１
ｄｅｎｔｉｆ’ｌｅｒ　）　Ｔ　ＥＩ値である。なお、
フィールドＡ中のＣ／Ｒはコマンドレスポンスフィール
ドビット（ＣｏＩＩｌｉａｎｄｒｅｓｐｏｎｓｅ　ｆ’
１ｅｌｄ　ｂｉｔ　）　、Ｅ　Ａはエクステントアドレ
スフィールドエクステンションビット（Ｅ　ｘｔｅｎｄ
ｅｄ　ａｄｄｒｅｓｓ　ｆ’１ｅｌｄ　ｅｘｔｅｎｓｌ
ｏｎ　ｂｉｔ　）である０上位装置２０より通信制御装
置１０ヘデ一タ通知する場合は、まず、上位装置２０よ
りＣＰＵ１２に対して受信要求が通知される。受信要求
情報としては、通知されるデータが格納されているメモ
リエリアである。

ＤＭＡＣｌ３は、ＣＰＵ１２に対して上位装置２０より
受信要求があったことを知らせる。ＣＰＵ１２は、ＤＭ
ＡＣ１５に受信要求を受けつけるよう指示する。ＣＰＵ
１２の指示に従い、ＤＭＡＣｌ３は通知データが格納さ
れているメモリ２１とＣＰＵ１２との間でＤＭＡ転送を
行なう。

（発明が解決しようとする問題点）第４図に示されるＳＡＰ　Ｉ値は、各サービス種毎（Ｓ
ＡＰ　Ｉ−０：回線、１６：パケット。

６３：マネージメント等）に与えられており、最大６４
個の独立したサービスが設けられ、各サービス種毎に複
数の上位装置２０が存在するシステムもある。

しかしながら、前記従来の方式では、ＳＡＰＩ値をＣＰ
Ｕ１２によって通知データに付与し、ＤＭＡ転送により
上位装置２０内のメモリ２１に転送するため、上位装置
２０にはＳＡＰ　Ｉ振分は機能が必要となり、また、該
通知データを受信した上位装置がそのＳＡＰ　Ｉ値をサ
ポートしていない場合、他の通信手段によってそのＳＡ
Ｐ　Ｉ値のサービスをサポートしている別の上位装置に
通知しなければならず、システム構成が複雑になるとい
う問題点があった。

本発明は前述した従来の問題点を解決し、通信制御装置
と各サービス種母の上位装置とのインタフェースを容易
に構成し得る上位レイヤインタフェース方式を提供する
ことを目的とする。

（問題点を解決するための手段）本発明では前記問題点を解決するため、ノ１イレベルデ
ータリンク制御手順等の高度な通信プロトコルを使用す
る通信制御装置とその複数の上位レイヤ（上位装置）と
の間の上位レイヤインタフェース方式において、通信制
御装置と複数の上位装置との間に、この間のインタフェ
ースを任意に振分けるインタフェース振分は回路と、通
信制御装置および複数の上位装置よりの転送要求を受信
し、これらに基づいて前記インタフェース振分は回路を
制御する振分は制御回路とを設け、通信制御装置よりの
転送要求として、転送要求信号とともにＳＡＰ　Ｉ値等
の上位装置識別番号を用いた。

（作　用）本発明によれば、通信制御装置に上位装置への通知デー
タが発生した場合、該通信制御装置より転送要求信号と
ともにＳＡＰ　Ｉ値等の上位装置職別番号が振分は制御
回路に送出され、これを受信した振分は制御回路がイン
タフェースの使用状態および他の装置よりの転送要求に
応じてインタフェース振分は回路を制御し、これによっ
て通信制御装置と前記識別番号に対応する上位装置との
間のインタフェースが構成される。

（実施例）第１図は本発明の第１の実施例を示すシステム構成図で
、図中、第２図と同一構成部分は同一符号をもって表わ
す。即ち、１０ａはＨＤＬＣ手順を使用する通信制御装
置、１１はシリアルデータの送受を行なうシリアルデー
タインタフェース（ＳＤＩ）、１２はプロセッサ（ＣＰ
Ｕ）　、１３はリードオンリメモリ（ＲＯＭ）　、１４
はランダムアクセスメモリ（ＲＡＭ）　、１５はダイレ
クトメモリアクセスコントローラ（ＤＭＡＣ）　、１　
Ｂは送受されるデータを一時格納しておくバッファ（Ｂ
ｕｆ）、１７は通信制御装置１０ａより上位装置へデー
タ転送要求が生じた場合に転送先のＳＡＰＩ値をラッチ
するＳＡＰ　Ｉラッチ回路（ＳＡＰ）、２０．３０は各
サービス種母の上位装置Ａ。

Ｂ、２１．３１は上位装置Ａ２０．Ｂ２Ｏ内のメモリ、
４１は通信制御装置１０ａおよび上位装置Ａ２０．Ｂ２
Ｏよりの転送要求を競合制御するＳＡＰＩ振分は制御回
路（ＳＡＰＩ　ＣＴＬ）　、４２はＳＡＰＩＣＴＬ４１
の指示により上位インタフェース（通信路）を県分ける
インタフェース振分は回路（ＳＥＬ）である。以下、動
作を説明する。

５Ｄｒｌｌでは送受されるデータをＢｕｆ１６に格納し
、受信終了後、ＣＰＵ１２に通知する。ＣＰＵ１２にて
各種ＬＡＰＤプロトコル処理がされた後、上位装置Ａ２
０に通知するデータが生じた場合、ＣＰＵ１２は上位装
置Ａ２０に対応するＳＡＰ　Ｉ値を５ＡＰ１７に送出す
るとともに、転送要求信号をＳＡＰＩ　ＣＴＬ４１に送
出する。

ＳＡＰＩ　ＣＴＬ４１はＳＡＰ　１７より出力されるＳ
ＡＰＩ値と転送要求信号とを受信し、通信制御装置１０
ａから上位装置Ａ２０への転送要求が生じたことを知る
とともに、通信路の使用状態を確認し、他の各装置から
の転送要求と併せて競合制御を行ない、インタフェース
振分は指示を５ＥＬ４２に送出する。

５ＥＬ４２ではＳＡＰＩ　ＣＴＬの指示により、通信制
御装置１０ａと上位装置Ａ２０との間の通信路を接続す
る。該通信路の接続により、ＤＭＡＣｌ３はＤＭＡ転送
が可能であることをＣＰＵ１２に通知し、これに対して
ＣＰＵ１２はＤＭＡＣｌ３にＤＭＡ転送要求を送出する
。ＤＭＡＣｌ３は該転送要求に従い、Ｂｕｆｌａ内のデ
ータをメモリ２１にＤＭＡ転送する。通信制御装置１０
ａより上位装置Ｂ３０ヘデータ転送する場合も同様に行
なわれる。

また、上位装置Ａ２０又はＢ２Ｏより通信制御装置１０
ａに対してデータを通知する時も、同様にＳＡＰＩ　Ｃ
ＴＬ４１に転送要求信号を送出し、その競合制御により
５ＥＬ４２を制御し、通信路を接続することにより、デ
ータ転送が可能となる。

第５図は本発明の第２の実施例を示すもので、ここでは
複数の上位装置をＣＰＵ１２の優先処理レベルに対応し
て２つのグループに分け、各グループ対応にインタフェ
ースを設けるとともに、第１の実施例におけるメモリ２
１．３１を通信制御装置１０ｂの内部装置とした例を示
す。

即ち、図中、ＳＡＰ　Ｉラッチ回路（ＳＡＰＡ）１７ａ
１イベント回路（ＰｏｒｔＡ）　　１８　ａＳＳＡＰＩ
振分は制御回路（ＳＡＰＩＣＴＬＡ）　４１　ａ　、イ
ンタフェース振分は回路（ＳＥＬＡ）４２ａおよびバッ
ファメモリ振分は回路（ＢＭＳＥＬＡ）　４３　ａはＣ
ＰＵ１２で優先処理されるレベルが高いグループに対応
し、その上位装置ＩＺｏａ、上位装置ｌｌ３０ａに接続
され、また、ＳＡＰ　Ｉラッチ回路（ＳＡＰＢ）１７ｂ
、イベント回路（ＦｏｒｔＢ）　　１８　ｂ。

ＳＡＰ　Ｉ振分は制御回路（ＳＡＰＩＣＴＬＢ）　４１
　ｂ　、インタフェース振分は回路（ＳＥＬＢ）４２ｂ
およびバッファメモリ振分は回路（ＢＭＳＥＬＢ）　４
３　ｂはＣＰＵ１２で優先処理されるレベルが低いグル
ープに対応し、その上位装置ｍｓｏ、上位装置■６０に
接続されている。また、１８Ｃはバッファメモリ（ＢＭ
）、１８ｄはバッファメモリ制御回路（ＢＭＣＴＬ　）
であって、前記ＰｏｒｔＡ　１８　ａ　、　ＰｏｒｔＢ
１８ｂとともに第１の実施例におけるメモリ２１．３１
に対応する。

８Ｍ１８Ｃは複数の独立したエリアより構成されており
、ＢＭＣＴＬ　１８　ｄの制御により５Ｄ１１１、ＣＰ
Ｕ１２、上位装置Ｉ　２０　ａ、　　ＩＩ　３０　ａ。

■５０．ＩＶ６０の配下のメモリとして共通に使用する
ことができる。また、別々のエリアを同時に使用するこ
とも可能である。

本実施例は第１の実施例と本質的には全く同じであり、
両者の違いはデータ転送に使用されるメモリを通信制御
装置の内部に持つか否か、データ転送をＤＭＡＣを使っ
て行なうか或いはメモリの管理移行によって行なうかで
ある。

第５図におイテ、ＣＰＵ１２はＳＡＰ　Ｉ値と８Ｍ１８
Ｃのエリアをそれぞれの優先処理レベルに対応する５Ａ
ＰＡ１７ａ、５ＡＰＢ１７ｂおよびＰｏｒｔＡ　１８　
ａ　、　ＰｏｒｔＢ　１８　ｂに通知し、転送要求信号
を送出すると同時にＢＭＣＴＬ　１８　ｄを制御するこ
とにより、通知データが格納されている８Ｍ１８ｃのエ
リアを上位装置配下のメモリとする。

５ＡＰＡ１７ａ、５ＡＰＢ１７ｂと転送要求信号ヲ受信
ｔ　ルＳＡＰＩＣＴＬＡ４１　ａ　、　ＳＡＰＩＣＴＬ
Ｂ４　ｌ　ｂは通信制御装置１０ｂからの転送要求を知
り、競合制御を行ない、５ＥＬＡ４２ａ、５ＥＬＢ４２
ｂおよびＢＭＣＴＬＡ４３　ａ　、　ＢＭＣＴＬＢ４３
　ｂを制御する。

５ＥＬＡ４２ａ、５ＥＬＢ４２ｂによる通信制御装置１
０ｂと上位装置Ｉ　２０　ａ　＋　　ＩＩ　３０　ａ　
ｒ　ｌｌ５０、ＩＶ６０との接続により、各上位装置は
通知データが格納されている８Ｍ１８ｃのエリアとデー
タ転送が終了したことを知る。

第１の実施例では転送手段をＤＭＡ転送としているため
、ＣＰＵ１２はデータ転送要求の通知を行ない、５ＥＬ
４２の接続によりＤＭＡＣｌ３が転送可能となった後に
転送指示を行なわなくてはならないが、本実施例によれ
ば一連の動作で実行されるため、ＣＰＵＩ　２の負荷軽
減を図ることができる。また、ＣＰＵ１２内で処理され
る優先レベルに対応して複数の通信路を設けているため
、優先レベルの低いデータの転送によって通信路が占有
されている際に、優先レベルが高いデータを早急に上位
装置に転送する必要が生じた場合でも容易に対応するこ
とができる。なお、その他の構成・作用は第１の実施例
と同様である。

（発明の効果）以上説明したように本発明によれば、通信制御装置と複
数の上位装置との間にインタフェース振分は回路と振分
は制御回路とを設け、通信制御装置よりの転送要求とし
て、転送要求信号とともにＳＡＰ　Ｉ値等の上位装置識
別番号を用いることにより、通信制御装置に上位装置へ
の通知データが発生した場合、該通信制御装置より転送
要求信号とともにＳＡＰ　Ｉ値等の上位装置識別番号が
振分は制御回路に送出され、これを受信した振分は制御
回路がインタフェース振分は回路を制御し、これによっ
て通信制御装置と前記識別番号に対応する上位装置との
間のインタフェースが構成されるため、従来のように上
位装置においてＳＡＰ　！振分は等を行なう必要がなく
、通知データをＳＡＰＩ値等の識別番号が対応する上位
装置に正しく転送でき、従って、複数の上位装置を有す
るシステムのインタフェースを容易に構成することがで
きる等の利点がある。

【図面の簡単な説明】

第１図は本発明の上位レイヤインタフェース方式の第１
の実施例を示すシステム構成図、第２図は従来の方式に
よるシステム構成図、第３図はシリアルデータを示す図
、第４図はアドレスフィールドを示す図、第５図は本発
明の第２の実施例を示すシステム構成図である。１０ａ、１０ｂ・・・通信制御装置、１１・・・シリア
ルデータインタフェース、１２・・・プロセッサ、１５
・・・ダイレクトメモリアクセスコントローラ、１６・
・・バッファ、１７，１７ａ。１７ｂ・ＳＡＰＩラッチ回路、１ｇａ、１８ｂ・・・イ
ベント回路、１８Ｃ・・・バッファメモリ、１８ｄ・・
・バッファメモリ制御回路、２０゜２０ａ、３０，３０
ａ、５０．６０・・・上位装置、２１．３１・・・メモ
リ、４１，４１８゜４１ｂ・・・ＳＡＰ　Ｉ振分は制御
回路、４２．　。４２ａ、４２ｂ・・・インタフェース振分は回路、４３
ａ、４３ｂ・・・バッファメモリ振分は回路。

Claims

【特許請求の範囲】

（１）ハイレベルデータリンク制御手順等の高度な通信
プロトコルを使用する通信制御装置とその複数の上位レ
イヤ（上位装置）との間の上位レイヤインタフェース方
式において、通信制御装置と複数の上位装置との間に、この間のイン
タフェースを任意に振分けるインタフェース振分け回路
と、通信制御装置および複数の上位装置よりの転送要求
を受信し、これらに基づいて前記インタフェース振分け
回路を制御する振分け制御回路とを設け、通信制御装置よりの転送要求として、転送要求信号とと
もにＳＡＰＩ値等の上位装置識別番号を用いたことを特徴とする上位レイヤインタフェース方式。
（２）上位サービスをいくつかの優先処理グループに分
け、各グループ対応にインタフェース振分け回路および
振分け制御回路を設けるとともに、各グループ対応に複
数個の転送要求信号と複数個のＳＡＰＩ値等の上位装置
識別番号とを用いたことを特徴とする特許請求の範囲第
１項記載の上位レイヤインタフェース方式。