JPH0419582B2

JPH0419582B2 -

Info

Publication number: JPH0419582B2
Application number: JP60252605A
Authority: JP
Inventors: Hitoya Nakamura; Tooru Furuhashi; Noriaki Kishino; Minoru Abe
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1985-11-13
Filing date: 1985-11-13
Publication date: 1992-03-30
Also published as: JPS62113254A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ハイレベルデータリンク制御手順を
使用する通信制御装置とその上位レイヤとの間の
インタフエース方式に関するものである。

（従来の技術）従来、このような分野の技術としては、吉田他
著「ISDN交換機における信号制御方式」（電子
通信学会技術研究報告、SE85−35）に記載され
たものがある。以下、これに沿つて説明する。

第２図にハイレベルデータリング制御手順
（HDLC手順）の一種であり、CCITT Ｉ−441勧
告で標準化されたLAPDを使用する通信制御装置
とその上位レイヤ（上位装置）との間のインタフ
エース方式の一構成例を示す。同図において、１
０は通信制御装置、２０は上位装置であり、通信
制御装置１０は、シリアルデータインタフエース
(SDI)１１と、プロセツサ(CPU)１２と、リ
ードオンリメモリ(ROM)１３と、ランダムア
クセスメモリ(RAM)１４と、ダイレクトメモ
リアクセスコントローラ(DMAC)１５とから
なり、また、上位装置２０はメモリ２１を備えて
いる。

前記構成において、第３図に示されるHDLC手
順のフレーム構成を有するシリアルデータ３０が
SDI１１で受信された場合、SDI１１では、受信
されたシリアルデータ３０よりオープニングフラ
グＦを検出し、その後に続くデータ、即ちアドレ
スフイールドＡ、コントロールフイールドＣおよ
びインフオメーシヨンフイールドＩをバイト単位
にCPU１２に通知する。また、SDI１１は、この
間にフレームチエツクシーケンス信号FCSのチエ
ツク、最小長以下フレームチエツク、アボートフ
レームチエツク、端数ビツト検出を行ない、有効
か無効かを識別するためのデータを受信データに
続いてCPU１２に通知する。

また一方、フレーム送信の場合は、CPU１２
を介して８ビツトデータ（Ａ、ＣおよびＩフイー
ルド）SDI１１に通知され、SDI１１ではオープ
ニングフラグ、データ、FCS、クロージングフラ
グの順にフレームを送信する。

CPU１２では、SDI１１より送受される有効デ
ータの順序、再送制御およびリンク管理等の
LAPDプロトコル処理を行なう。また、SDI１
１、DMAC１５の制御も行なう。

CPU１２にて、各種LAPDプロトコル処理が
された後、上位装置２０に通知するデータが生じ
た場合、CPU１２はDMAC１５に転送指示を行
なう。

上位装置２０とのインタフエース回路である
DMAC１５は、CPU１２の転送指示により、上
位装置２０へのデータ転送を行なう。転送は、上
位装置２０内のメモリ２１と、通信制御装置１０
内のSDI１１、CPU１２との間でのダイレクトメ
モリアクセス(DMA)転送による。

また、通信制御装置１０と上位装置２０とのイ
ンタフエースとして、ハードウエア上の通信路が
１つしかないために、リンク識別番号をCPU１
２によつて通知データに付与することで、リンク
の識別を上位装置２０により行なう。

リンク識別番号とは、第４図に示されるシリア
ルデータ３０のアドレスフイールドＡ内のサービ
スアクセスポイントアイデンテイフアイア
(Service access point identifier)SAPI値と、
ターミナルエンドポイントアイデンテイフアイア
(Terminal endpoint identifier)TEI値である。
なお、フイールドＡ中のＣ／Ｒはコマンドレスポ
ンスフイールドビツト(Command response
field bit)、EAはエクステンドアドレスフイール
ドエクステンシヨンビツト(Extended address
field extension bit)である。

上位装置２０より通信制御装置１０へデータ通
知する場合は、まず、上位装置２０よりCPU１
２に対して受信要求が通知される。受信要求情報
としては、通知されるデータが格納されているメ
モリエリアである。

DAMC１５は、CPU１２に対して上位装置２
０より受信要求があつたことを知らせる。CPU
１２は、DMAC１５に受信要求を受けつけるよ
う指示する。CPU１２の指示に従いDMAC１５
は、通知データが格納されているメモリ２１と
CPU１２との間でDMA転送を行なう。

（発明が解決しようとする問題点）第４図に示されるSAPI値は、各サービス種毎
(SAPI＝０：回線、16：パケツト、63：マネージ
メント等）に与えられており、最大64個の独立し
たサービスが設けられる。また、サービスによつ
ては、SDI１１に受信されてからCPU１２で処理
され、上位装置２０に通知するまでの時間的条件
が厳格で、CPU１２によつて優先的に処理され
るべきサービスもある。

しかしながら、前述した従来の上位レイヤイン
タフエース方式では、ハードウエア上の通信路と
して１つしか持たないため、CPU１２にて優先
的に処理されていてもDMAC１５が転送中であ
れば、優先処理されたデータを上位装置２０へ通
知する時間が遅れることになる。

また一方、各サービス種毎に複数の上位装置２
０が存在するシステムもあり、この場合は、複数
の上位装置が同時に通信制御装置１０へデータを
通知する要求が出る可能性があり、複数の上位装
置２０間の各サービスおよび通信制御装置１０内
の優先処理レベルに応じた優先競合制御をしなけ
ればならないという問題点があつた。

本発明は前述した従来の問題点を解決し、優先
処理レベルの高いデータを即座に処理可能な上位
レイヤインタフエース方式を提供することを目的
とする。

（問題点を解決するための手段）本発明では前記目的を達成するため、ハイレベ
ルデータリンク制御手順を使用する通信制御装置
とその複数の上位レイヤ（上位装置）との間の上
位レイヤインタフエース方式において、上位装置
をいくつかの優先処理グループに分割し、通信制
御装置と各上位装置とのインタフエースとして、
前記グループ対応に複数個のハードウエア構成に
よる通信路を設け、優先処理レベルの低いデータ
の転送中に優先処理レベルの高いデータが発生し
た場合には優先処理レベルの低いデータの転送処
理を中断し、優先処理レベルの高いデータの転送
処理を実行し、該転送処理の終了後、前記中断し
た優先処理レベルの低いデータの転送を再開する
ようになした。

（作用）本発明によれば、優先処理レベルの高いグルー
プにおいてデータの転送要求が発生した場合には
優先処理レベルの低い他のグループに対応した通
信路においてデータ転送中であつてもこれを中断
し、優先処理レベルの高い通信路を用いて、直ち
に前記優先処理レベルの高いグループにおけるデ
ータを送信又は受信する。

（実施例）第１図は本発明の前提となる基本システムの構
成図で、図中、第２図と同一構成部分は同一符号
をもつて表わす。即ち、１０ａはHDLC手順を使
用する通信制御装置、１１はシリアルデータの送
受を行なうシリアルデータインタフエース
(SDI)、１２はプロセツサ(CPU)、１３はリー
ドオンリメモリ(ROM)、１４はランダムアク
セスメモリ(RAM)、１５，１６はCPU１２の
優先処理レベルごとに各上位装置とのインタフエ
ースをとるダイレクトメモリアクセスコントロー
ラ(DMAC)、Ａ、Ｂ、１７は送受されるデータ
を一時格納しておくバツフア(Buf)、２０，３
０は各サービスごとの上位装置Ａ、Ｂ、２１，３
１は上位装置２０，３０内のメモリである。ま
た、DMACA１５とDMACB１６とでは
DMACA１５の方がCPU１２で優先的に処理さ
れるSAPI値およびその上位装置が接続されてい
る。以下、動作を説明する。

SDI１１では、送受されるデータをBuf１７に
格納し、受信終了後、CPU１２に通知する。
CPU１２にて優先処理レベルに対応した各種
LAPDプロトコル処理がされた後、優先処理の高
いSAPI値に対応する上位装置Ａ２０に通知する
データが生じた場合、CPU１２まずDMACB１
６が転送中かどうかを確認する。もし、
DMACB１６が転送中の時は、DMACB１６に
対して一時転送中断の指示を行なう。

次に、DMACA１５に対して転送指示を行な
い、データを上位装置Ａ２０内のメモリ２１と
CPU１２およびSDI１１との間でのDMA転送を
行なう。

上位装置Ａ２０へのデータ転送終了後、CPU
１２は一時転送中断をしていたDMACB１６に
対して転送再開始指示を行なう。DMACB１６
は転送再開始指示により中断時のデータより
DMA転送を行なう。

また、上位装置Ａ２０又はＢ３０より通信制御
装置１０ａに対してデータを通知する時も、同様
にCPU１２の優先処理判断によりDMACA１５、
DMACA１６を制御することによりCPU１２の
優先処理レベルに応じた上位装置Ａ２０又はＢ３
０とのデータ転送が可能となる。

本システムにおいて、上位装置が各サービスご
とになく、１つの上位装置において全てのサービ
スをサポートする場合も同様のことが言える。

第５図は本発明の第１の実施例を示すシステム
構成図である。

前記基本システムにおいて、各SAPI値ごとに
CPU１２の優先処理レベルを分け、上位インタ
フエースを設けるとすると、最大64個のインタフ
エースと処理レベルとを設けることになり、通信
制御装置１０ａをLSI化する場合に、ピンの数が
膨大となり、実現が困難となる。そこで、第１の
実施例では上位サービスをいくつかの優先処理グ
ループに分け、このグループに対応してインタフ
エースを設けることとした。

第５図において、DMACA１５はCPU１２で
優先処理されるレベルが高いSAPIグループと、
その上位装置Ａ２０に接続されている。また、
DMACB１６はCPU１２で優先処理されるレベ
ルが低いSAPIグループと、その上位装置Ｂ３０
および上位装置Ｃ４０に接続されている。

上位装置Ｂ３０と上位装置Ｃ４０とは１つのイ
ンタフエースを共有しているため、通信制御装置
１０ｂの外部にSAPI振分け制御回路(SAPI
CTL)５１を設け、SAPIごとに上位装置Ｂ３０
と上位装置Ｃ４０のインタフエース振分け指示を
インタフエース振分け回路(DATA SEL)５２
に送出することにより競合制御を行なう。なお、
その他の構成・作用は前記基本システムと同様で
ある。

第６図は本発明の第２の実施例を示すシステム
構成図である。ここでは、第１の実施例における
メモリ２１，３１，４１を通信制御装置１０ｃの
内部装置として示しており、その保有機能からバ
ツフアメモリ(BM)１８ａ、バツフアメモリ制
御回路(BMCTL)１８ｂ、イベント回路
(PortA、ProtB)１８ｃ，１８ｄに分解した形
で示している。

BM１８ａは複数の独立したエリアより構成さ
れており、BMCTL１８ｂの制御によりSDI１
１、CPU１２、上位装置Ｉ２０ａ、上位装置II
３０ａと上位装置III４０ａの配下のメモリとして
共通に使用することができる。また、別々のエリ
アを同時に使用することも可能である。

本実施例は第１の実施例と本質的には全く同じ
であり、両者の違いはデータ転送に使用されるメ
モリを通信制御装置の内部に持つか否か、データ
転送をDMACを使つて行なうかメモリの管理移
行によつて行なうかである。

第６図において、CPU１２はSAPI値とBM１
８ａのエリアをそれぞれの優先処理レベルに対応
するPortA１８ｃ、PortB１８ｄに通知すると同
時にBMCTL１８ｂを制御することにより、通知
データが格納されているBM１８ａのエリアを上
位装置配下のメモリとする。上位装置はPortA１
８ｃ、PortB１８ｄの通知により、BM１８ａの
エリアとデータ転送が終了したことを知る。

第１の実施例では優先レベルが高いSAPIがデ
ータを転送している時には、そのデータが転送終
了するまで優先レベルの低いSAPIのデータ転送
は中断しなければならないが、本実施例ではBM
１８ａのエリアを独立に使用することが可能なた
めに、優先レベルの低いSAPIのデータ転送にお
いても、転送時間が短くて済む。なお、その他の
構成・作用は第１の実施例と同様である。

なお、ここでは２つのイベント回路PortA１８
ｃ、ProtB１８ｄで示しているが、３つもしくは
それ以上にしても同様である。また、SAPI振分け
制御を複数の上位装置が１つのインタフエースに
よつて接続されている時のみについて示している
が、上位装置が１つであるインタフエース（第５
図ではDMACA１５、第６図ではPortA１８ｃ）
に設けても良い。

（発明の効果）以上説明したように本発明によれば、上位装置
をいくつかの優先処理グループに分割し、通信制
御装置と各上位装置とのインタフエースとして、
前記グループに対応に複数個のハードウエア構成
による通信路を設け、優先処理レベルの低いデー
タの転送中に優先処理レベルの高いデータが発生
した場合には優先処理レベルの低いデータの転送
処理を中断し、優先処理レベルの高いデータの転
送処理を実行し、該転送処理の終了後、前記中断
した優先処理レベルの低いデータの転送を再開す
るようになしたため、上位装置の数に比べて少な
い通信路で優先処理レベルに応じたデータ転送を
実現でき、また、優先処理レベルは低いがデータ
量の多いデータの転送中に優先処理レベルの高い
グループに対するデータが発生したような場合で
も該優先処理レベルの高いデータを即座に上位装
置へ通知でき、さらにまた、複数のグループが同
時に通信制御装置へデータを通知した場合にもそ
の優先処理レベルに応じたデータ転送が可能とな
る等の利点がある。

【図面の簡単な説明】

第１図は本発明の上位レイヤインタフエース方
式の前提となる基本システムの構成図、第２図は
従来の方式によるシステム構成図、第３図はシリ
アルデータを示す図、第４図はアドレスフイール
ドを示す図、第５図は本発明の第１の実施例を示
すシステム構成図、第６図は本発明の第２の実施
例を示すシステム構成図である。１０ａ，１０ｂ，１０ｃ……通信制御装置、１
１……シリアルデータインタフエース(SDI)、
１２……プロセツサ(CPU)、１５，１６……ダ
イレクトメモリアクセスコントローラ
(DMAC)、１７……バツフア、１８ａ……バツ
フアメモリ、１８ｂ……バツフアメモリ制御回
路、１８ｃ，１８ｄ……イベント回路、２０，３
０，４０，２０ａ，３０ａ，４０ａ……上位装
置、２１，３１，４１……メモリ。

Claims

【特許請求の範囲】１ハイレベルデータリンク制御手順を使用する
通信制御装置とその複数の上位レイヤ（上位装
置）との間の上位レイヤインタフエース方式にお
いて、上位装置をいくつかの優先処理グループに分割
し、通信制御装置と各上位装置とのインタフエー
スとして、前記グループ対応に複数個のハードウ
エア構成による通信路を設け、優先処理レベルの低いデータの転送中に融点処
理レベルの高いデータが発生した場合には優先処
理レベルの低いデータの転送処理を中断し、優先
処理レベルの高いデータの転送処理を実行し、該
転送処理の終了後、前記中断した優先処理レベル
の低いデータの転送を再開するようになしたことを特徴とする上位レイヤインタフエース方
式。