JPS61166664A - デ−タ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明はシリアルデータを転送するデータ転送装置、
特にマイクロコンピュータに内蔵された同期型シリアル
入出力（Ｉ　１０）回路等に用いて好適なデータ転送装
置に関する。 〔従来の技術〕 例えば４ビツトマイクロコンピユータに内蔵されたシリ
アル入出力回路は当初その扱うデータ幅等の都合から４
ビツトのシリアルデータのものがほとんどであった。 ところが、最近では使用者の扱うデータ幅は文字コード
等の都合から８ビツト単位が多くなり、４ビツトマイク
ロコンピユータで８ビツトシリアル入出力回路を扱うも
のが増えている。こような状況のなかで、シリアル入出
力回路は転送先のビット幅と一致していて始めて転送デ
ータとして意味をもつものであるから、４ビツト幅、８
ビツト幅のものに柔軟に対応できる必要があり、特にマ
イクロコンピュータの扱うイベント量が拡大している今
日では少ない信号線数でデータを送ることが可能なシリ
アル入出力機能は重要なものになっている。 〔発明が解決しようとする問題点〕 ところで、現在のマイクロコンピュータに内蔵されてい
るシリアル入出力回路は、ハードウェアの増加を嫌うた
め、つまりマイクロコンピュータ等の低廉化、大量生産
化においてはチップサイズが重要な要素となるため、４
ビツト幅が８ビツト幅だけを扱えるか、或いは少数のマ
イクロコンピュータでどちらかプログラマブルに選択で
きるものがあるだけであり、使用者のシステムに対応す
る構成の柔軟さに欠ける等の欠点があった。 この発明は斯る点に鑑みてなされたもので、ハードウェ
アを大幅に増加することなく、転送ビット幅の異なるデ
バイスに柔軟に対応する多モードシリアル転送が可能な
データ転送装置を提供するものである。 〔問題点を解決するための手段〕 この発明によるデータ転送装置は、入力データが供給さ
れる第１及び第２のシフトレジスタ（２）。 （３）と、シフトモードに対応したシフトクロツタをカ
ウントし、上記シフトレジスタのデータ転送の終了を示
す信号を発生するカウンタ手段（３１）と、上記第１及
び第２のシフトレジスタ（２１，（３１のデータ転送状
態を切換えるモード選択手段（４）とを備え、第１転送
モードでは上記第１のシフトレジスタ（２）のデータ転
送を行い、第２転送モードでは上記第２のシフトレジス
タ（３）のデータ転送を行い、第３転送モードでは上記
第１及び第２のシフトレジスタ（２１，ｆ３１のデータ
転送を並列に行い、第４転送モードでは上記第１及び第
２のシフトレジスタ（２）。 （３）のデータ転送を連結して行うように構成している
。 〔作用〕 モード選択手段（４）により例えば４ビツトから成る第
１及び第２のシフトレジスタ（２）、　（３１を４つの
転送モードで切換えて使用できるようになし、第１転送
モードではシリアルデータを策１のシフトレジスタ（２
）に取り込み、４ビット取り込まれた時、！、ｒ＊ｏ／
ｆｆ＋＆（°“）　、ｌＥａ！！７１−〇Ｑ！　　　　
、、・して中央処理装置（図示せず）に割込みをかけて
その内容を移す。また、中央処理装置側より第１のシフ
トレジスタ（２）に取り込まれた４ビツトのパラレルデ
ータをシリアルデータとして外部に出力する。 第２転送モードでは中央処理装置側より第２のシフトレ
ジスタ（３）に取り込まれたパラレルデータをシリアル
データとして外部に出力する。第３転送モードでは第１
及び第２のシフトレジスタ（２）。 （３）を並列に使用し、従って、上述した第１及び第２
転送モードにおけるデータ転送が並列して行われる。 第４転送モードでは第１及び第２のシフトレジスタ（２
１，（３）を連結して使用するようにする。従って、第
１〜第３転送モードでは４ビツト毎のデータ転送であっ
たが、この場合８ビツト毎のデータ転送となる。すなわ
ち、シリアルデータを第１及び第２のシフトレジスタ（
２）、　（３）に取り込み、８ビット取り込まれる時点
でカウンタ手段（３１）より転送終了信号を発生して中
央処理装置（図示せず）に割込みをかけてその内容を移
す。また、中央処理装置側より第１及び第２のシフトレ
ジスタ（２）。 （３）に取り込まれた８ビツトのパラレルデータをシリ
アルデータとして外部に出力する。 〔実施例〕 以下、この発明の一実施例を第１図〜第５図に基づいて
詳しく説明する。 第１図は本実施例の回路構成を示すもので、同図におい
て、（１）は内部バスであって、この内部バス（１）に
対して、第１のシフトレジスタ（２）、第２のシフトレ
ジスタ（３）及び複数の転送モード例えば第１〜第４の
転送モードを切換え選択するモード選択回路（４）が設
けられる。シフトレジスタｆ２１．　（３１はこ−では
いずれも４ビツトシフトレジスタである。 モード選択回路（４）のモード切換信号発生用の出力端
子Ｔ１．Ｔ２は夫々オア回路（５）及びアンド回路（６
）の各入力端子に接続され、また出力端子Ｔ１はオア回
路（７）の一方の入力端に接続され、出力端子Ｔ２はイ
ンバータ（８）を介してオア回路（８）の他方の入力端
に接続される。 オア回路（７）の出力端はアンド回路（９）の一方の入
力端に接続されと共にアンド回路ＱＯＩの一方の入力端
（負論理の入力端）に接続され、アンド回路（９）。 （１０）の各出力端はオア回路（１１）を介してシフト
レジスタ（２）の入力側（ＭＳＢ側）に接続される。ま
たアンド回路（９）の他方の入力端には外部よりシリア
ルデータが印加される入力端子（１２）がバッファ（１
３）を介して接続される。インバータ（８）の出力側が
アンド回路（１４）の一方の入力端に接続され、シフト
レジスタ（２）の出力側（ＬＳＢ側）がアンド回路（１
５）の一方の入力端に接続されると共にアンド回路（１
４）、αωの各他方の入力端に接続される。アンド回路
（１４）の出力端はバッファ（１６）を介してシリアル
データが出力される出力端子（１７）に接続される。 オア回路（５）の出力端がアンド回路（１８）の一方の
入力端に接続され、シフトレジスタ（３）の出力側（Ｌ
　Ｓ　Ｂ側）がアンド回路（１８）の他方の入力端に接
続されると共にアンド回路（１９）の一方の入力端に接
続される。アンド回路（１日）の出力端はバッファ（２
０）を介してシリアルデータが出力される出力端子（２
１）に接続される。アンド回路（６）の出力端はアンド
回路（１５）の他方の入力端に接続されると共にアンド
回路（１９）の他方の入力端（負論理の入力端）に接続
され、アンド回路（１５）　。 （１９）の各出力端はオア回路（２２）を介してシフト
レジスタ（３）の入力側（ＭＳＢ側）に接続される。 また、内部バスｆｌ）に対して、外部からのシフトクロ
ックと内部からのシフトクロックを選択するためのシフ
トクロック選択回路（２３）が設けられ、シフトクロッ
ク選択回路（２３）の出力側がアンド回路（２４）の一
方の入力端に接続されると共にアンド回路（２５）の一
方の入力端（負論理の入力端）に接続され、更にインバ
ータ（２６）の制御端子に接続される。インバータ（２
６）はシフトクロック選択回路（２３）の出力が、“０
”の時インバータとして働き、内部からのシフトクロッ
クを外部に出力するようになし“１″の時ハイインピー
ダンス動作となり、入力するシフトクロックを阻止す６
ｃｋ’＋４″ｍ＜・　　　　　　　　　　　　　　　ｉ
’・（２７）は外部からシフトクロックが印加されるク
ロック入力端子であって、この入力端子はインバータ（
２６）の出力側に接続されると共にインバータ（２８）
を介してアンド回路（２４）の他方の入力端に接続され
る。また、（２９）は内部シフトクロックを発生するた
めシフトクロック発生器であって、このクロック発生器
（２９）の出力側はアンド回路（２５）の他方の入力端
に接続される。アンド回路（２４）　、　　（２５）の
各出力端はオア回路（３０）の各入力端に接続され、オ
ア回路（３０）の出力端はシフトレジスタ＋２１　、　
（３１のクロック入力端に接続されると共に３ピントシ
フトカウンタ（３１）の入力側（クロック入力端子）に
接続され、更にインバータ（２６）の入力側に接続され
る。シフトクロック選択回路（２３）の出力が“１”の
ときアンド回路（２５）のゲートが閉じてアンド回路（
２４）のゲートが開き、クロック入力端子（２７）から
の外部シフトクロックがシフトレジスタ（２）、（３１
及びカウンタ（３１）に供給され、シフトクロック選択
回路（２３）の出力が“０”の時、アンド回路（２４）
がゲートを閉じてアンド回路（２５）がゲートを開き、
クロック発生器（２９）からの内部シフトクロックがシ
フトレジスタ（２）　、　（３１及びカウンタ（３１）
に供給される。 カウンタ（３１）の２ビツト目の出力端子がアンド回路
（３２）の一方の入力端に接続され、カウンタ（３１）
の３ビツト目の出力端子がアンド回路（３３）の一方の
入力端に接続される。カウンタ（３１）のクリア端子Ｃ
ＬＲはモード選択回路（４）の出力端子Ｔ３に接続され
る。そして、アンド回路（３２）　、　　（３３）の各
出力端子がオア回路（３４）の各入力端に接続される。 シフトクロックによりシフトレジスタ（２）又は（３）
に４ビツトのデータが取り込まれると、これと同期して
シフトクロックをカウントしているカウンタ（３１）の
２ビツト目がオーバフローしてこの時ゲートを開いてい
るアンド回路（３２）を介してオア回路（３４）の出力
側に転送終了信号が発生され、またシフトレジスタ（２
）及び（３）に合計８ビツトのデータが取り込まれると
、カウンタ（３１）の３ビツト目がオーバフローしてこ
の時ゲートを開いているアンド回路（３３）を介してオ
ア回路（３４）の出力側に転送終了信号が発生される。 この転送終了信号により中央処理装置に割込みがかけら
れ、シフトレジスタ（２１、（３１の内容が内部バス（
１）を介して中央処理装置側に移される。 次に、この第１図の回路動作を第２図〜第５図を参照し
て説明する。 いま、モード選択回路（４）の出力（ＴＩ　Ｔ２　）が

〔００〕にあるときを第１転送モードとすると、インバ
ータ（８）の出力側に“１”の信号が得られ、これによ
りアンド回路（１４）のゲートが開き、またさらにオア
回路（７）を遣った“１”の信号によりアンド回路ａ〔
のゲートが閉じ、アンド回路（９）のゲートが開く。こ
＼でシフトレジスタｆ２１．　（３１のシフトクロッと
して外部からのシフトクロツタを使用するものとすると
、シフトクロック選択回路（２３）の出力が“１”とな
り、アンド回路（２５）がゲートを閉じ、アンド回路（
２４）がゲートを開くと共に、インバータ（２６）がハ
イインピーダンス状態となる。従って、入力端子（２７
）に供給される第２図Ａに示すようなシフトクロックＳ
Ｃはインバータ（２８）　、アンド回路（２４）及びオ
ア回路（３０）を通ってシフトレジスタ（２）　、　（
：ｊ＋に供給されると共にカウンタ（３１）に供給され
る。 このシフトクロックＳＣにより入力端子（１２）からの
第２図Ｂに示すようなシタアルデータ５Ｉ（ＤＩｏ、Ｄ
ｉｓ　、ＤＩ２．ＤＩ３）がバッファ（１３）　、アン
ド回路（９）及びオア回路（１１）を介してシフトレジ
スタ（２）に、シフトクロックＳＣの立上り時点で順次
取り込まれる。そして、シリアルデータＳｌの４ビツト
が全てシフトレジスタ（２）に取り込まれると、シフト
レジスタ（２）のシフト動作と同期してシフトクロック
ＳＣをカウントしているカウンタ（３１）の２ビツト目
がオーバフローし、アンド回路（６）の出力が“Ｏ”で
あることによりゲートを開いているアンド回路（３２）
を介してカウンタ（３１）の出力が転送終了信号として
発生される。この転送終了信号により中央処理装置に割
込みがか＼す、シフトレジスタ（２）の内容が内部バス
　　　　　、：１．・（ｌｌを介して中央処理装置側へ
移される。　　　　　　　　　ｊまた、中央処理装置側
より内部バス（１）を介してシフトレジスタ（２）に取
り込まれたパラレルデータは、上述のシフトクロックＳ
Ｃにより順次シフトされ、アンド回路（１４）及びバッ
ファ（１６）を介して出力端子（１７）に第２図Ｃに示
すようなシリアルデータＳＯＡ　（ＤＯＡｏ　、ＤＯＡ
Ｌ　、ＤＯＡ２　、ＤＯＡ３　）としてシフトクロック
ＳＣの立下り時点で出力される。 なお、回路を単純化するために、シフトレジスタ（２）
と同時にシフトレジスタ（３）にもシフトクロックＳＣ
を供給しているがこの第１転送モードでは、アンド回路
（６）の出力が０′″であることによりアンド回路（１
５）がゲートを閉じてアンド回路（１９）がゲートを開
き、オア回路（２２）を介してシフトレジスタ（３）の
入出力を循環する形となっているため、４クロツク後に
は同じデータが戻ってこることになり、データの値に影
響はない。 次にモード選択回路（４）の出力（ＴＩ　Ｔ２　）が〔
０１〕にあるときを第２転送モードとすると、インバー
タ（８）の出力側の“０″の信号によりアンド回路（１
４）がゲートを閉じ、オア回路（５）の出力側に得られ
る“１”の信号によりアンド回路（１８）がゲートを開
く。また、アンド回路（６）の出力側の“Ｏ”の信号に
よりアンド回路（１９）及び（３２）がゲートを開く。 この時アンド回路（１５）のゲートは閉じているので、
シフトレジスタ（３）の内容は循環するだけで、入力端
子（１２）からのシリアルデータＳｌは第３図Ｂに示す
ように入力されない。 そこで、中央処理装置側より内部バス（１）を介してシ
フトレジスタ（３）にパラレルデータが入力されると、
このパラレルデータは第３図Ａに示すようなシフトクロ
ックＳＣにより順次シフトされ、アンド回路（１８）及
びバッファ　（２０）を介して出力端子（２１）に第３
図りに示すようなシリアルデータＳ　ＯＢ　（ＤＯＢｏ
　、ＤＯＢｌ　、ＤＯＢ２　、ＤＯＢ３　）としてシフ
トクロックＳＣの立下り時点で出力される。 つまり、この第２転送モードでは外部よりのシリアルデ
ータＳＩの入力はなく、内部よりパラレルデータを外部
にシリアルデータＳＯＢとして出力する場合だけである
。 そして、この場合も、オア回路（７）の出力側に得られ
る“０”の信号によりアンド回路（９）がゲートを閉じ
、アンド回路ＱＯＩがゲートを開いて、オア回路（１１
）を介してシフトレジスタ（２）の入出力が循環する形
となっているため、シフトレジスタ（３）と同時にシフ
トレジスタ（２）にシフトクロツタが供給されてもデー
タの値に影響はない。 また、モード選択回路（４）の出力（ＴＩ　Ｔ２　）が
〔１０〕にあるときを第３転送モードとすると、オア回
路（７）の出力側に得られる“１″の信号によりアンド
回路α…がゲートを閉じ、アンド回路（９）がゲートを
開き、インバータ（８）の出力側に得られる“１″の信
号によりアンド回路（１４）がゲートを開き、また、オ
ア回路（５）の出力側に得られる“１”の信号によりア
ンド回路（１８）がゲートを開くと共にアンド回路（６
）の出力側に得られる“０”の信号によりアンド回路（
１５）がゲートを閉じてアンド回路（１９）がゲートを
開く。 つまり、この第３転送モードでは、上述した第１転送モ
ードと第２転送モードの動作が同時に、並行して行われ
る。すなわち、シフトレジスタ（２）は第４図Ａに示す
シフトクロックＳＣの立上り時点で入力端子（１２）か
らの第４図Ｂに示すようなシリアルデータＳＩを取り込
み、一方シフトクロフックＳＣの立下り時点で出力端子
（１７）に第４図Ｃに示すようなシリアルデータＳＯＡ
を出力する。また、シフトレジスタ（３）はシフトクロ
ックＳＣの立下り時点で出力端子（２１）に第４図りに
示すようなシリアルデータＳＯＢを出力する。 従って、この場合シフトレジスタ（２）の方はマイクロ
コンピュータ等の４ビツトシリアル入出力回路と接続し
、シフトレジスタ（３）の方は入出力ボート拡張ための
入出力エクスパンダ等に接続するのに通ずる。 また、モード選択回路（４）の出力ＣＴＩＴ２）が〔１
１〕にあるときを第４転送モードとすると、インバータ
（８）の出力側の“０”の信号によりアンド回路（１４
）がゲートを閉じ、オア回路（７）の出力側の１″の信
号によりアンド回路Ｑｌがゲートを閉ｅ−Ｃアｙ）’ｌ
ｆｆ１路（９）１３４ケー１を開６、オア。路＋５）　
　　　　　　”の出力側の“ｌ”の信号によりアンド回
路（１８）がゲートを開き、アンド回路（６）の出力側
の“１”の信号によりアンド回路（１９）がゲートを閉
じてアンド回路（１５）がゲートを開く、つまり、シフ
トレジスタ（２）、（３１は連結されて８ビツトのシフ
トレジスタとして働（ようになり、８ビツトのシリアル
ゲータは出力端子（２１）に出力されるようになる。な
お、このとき、アンド回路（６）の出力側の“１”の信
号によりアンド回路（３２）がゲートを閉じ、アンド回
路（３３）がゲートを開いて、シフトレジスタ（２１、
（３１に８個のシフトクロックが供給された時点でカウ
ンタ（３１）がオーバフローして３ビツト目の出力がア
ンド回路（３３）及びオア回路（３４）を介して転送終
了信号として発生されることになる。 いま、第５図Ａに示すようなシフトクロックＳＣがシフ
トレジスタ（２１，（３１に供給されると、入力端子（
１２）からの第５図已に示すようなシリアルデータ３１
　　＜Ｄｌｏ、Ｄｌｌ、ＤＩ２．ＤＩ３゜ＤＩ４．ＤＩ
Ｄ、Ｄｉｅ、ＤＩ？）がシフトレジスタ（２）、　（３
）に、シフトクロックＳＣの立上り時点で順次取り込ま
れる。そしてシリアルデータＳＩの８ビツトが全てシフ
トレジスタｆ２）、　（３１に取り込まれると、シフト
レジスタ（２）、　（３１のシフト動作に同期してシフ
トクロックＳＣをカウントしているカウンタ（３１）の
３ビツト目がオーバフローしてアンド回路（３３）及び
オア回路（３４）を介し転送終了信号が発生される。こ
の転送終了信号により中央処理装置に割込みがか＼す、
シフトレジスタ（２１、（３１の内容が内部バス（１）
を介して中央処理装置側へ移される。 また、中央処理装置側より内部バス（１）を介してシフ
トレジスタ（２１、（３１に取り込まれたパラレルデー
タは、上述のシフトクロックＳＣにより順次シフトされ
、アンド回路（１８）及びバッファ　（２０）を介して
出力端子（２１）に第５図りに示すようなシリアルデー
タＳＯＢ　（ＤＯＢｏ　、ＤＯＢＩ　、ＤＯＢ２　、Ｄ
ＯＢ３ＤＯＡｏ　、　ＤＯＡｌ、　０ＯＡ２　、　Ｄｏ
／Ｌ３　）としてシフトクロックＳＣの立下り時点で出
力される。 なお、上述はシフトレジスタ（２１，ｆ３１の内容を出
力端子（２７）からの外部シトフクロツクＳＣでシフト
する場合であるが、クロック発生器（２９）からの内部
シフトクロックでシフトする場合も同様にして行われる
。 〔発明の効果〕 上述の如くこの発明によれば、２系統の４ビツトシリア
ル入出力の並列動作、片側動作、１系統の８ビツトシリ
アル入出力の動作を行うようにしたので、動作モードが
多くなり、少ないハードウェアの追加でシリアル入力回
路の転送モードを増加させることができ、シリアル通信
の相手側が４ビツト幅であるろうが８ビツト幅であろう
が任意のシステムに対応可能となり、異なるシリアル転
送方式をもつデバイスに対する接続の自由度が増大する
。また、４ビツトシリアル入出力の並列動作の場合、一
方を４ビツト幅シリアル入出力回路の相手との通信に使
用し、他方を４ビツト入出力エクスパンダ等異なる機能
をもつ相手に同時に転送できる利点がある。更に、並列
動作時に向−のシフトカウンタを使用することや、一方
のシフトレジスタが動作時に他方のシフトレジスタの内
容を循環させ、結果的にデータの内容に影響を与えない
回路にしたためにシフトクロック回路が単純になり、こ
れにより８ビツトシリアル入出力だけの回路と比べても
ゲート回路が数個追加されただけで、転送モードを豊富
にできる利益もある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路構成図、第２図
〜第５図は第１図の動作説明に供給するための線図であ
る。 （２）は第１のシフトレジスタ、（３）は第２のシフト
レジスタ、（４）はモード選択回路、（５）、　（７１
，（１１）　。 （２２）　、　　（３０）　、　　（３４）はオア回路
、（６）　、　（９）　、　Ｑｌ　。 （１５）　、　　（１８）　、　　（１９）　、　　（
２４）　、　　（２５）　、　　（３２）　。 （３３）はアンド回路、（２３）はシフトクロツタ選択
回路、（２９）はクロック発生器、（３１）は３ビツト
シフトカンウタである。

Claims (1)

【特許請求の範囲】
1. 入力データが供給される第１及び第２のシフトレジスタ
   と、シフトモードに対応したシフトクロックをカウント
   し、上記シフトレジストのデータ転送の終了を示す信号
   を発生するカウンタ手段と、上記第１及び第２のシフト
   レジスタのデータ転送状態を切換えるモード選択手段と
   を備え、第１転送モードでは上記第１のシフトレジスタ
   のデータ転送を行い、第２転送モードでは上記第２のシ
   フトレジスタのデータ転送を行い、第３転送モードでは
   上記第１及び第２のシフトレジスタのデータ転送を並列
   に行い、第４転送モードでは上記第１及び第２のシフト
   レジスタのデータ転送を連結して行うようにしたことを
   特徴とするデータ転送装置。