JPH01188132A - 同期信号検出装置 - Google Patents
同期信号検出装置Info
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- JPH01188132A JPH01188132A JP63012230A JP1223088A JPH01188132A JP H01188132 A JPH01188132 A JP H01188132A JP 63012230 A JP63012230 A JP 63012230A JP 1223088 A JP1223088 A JP 1223088A JP H01188132 A JPH01188132 A JP H01188132A
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- signal
- synchronizing signal
- data pattern
- parallel
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- 238000001514 detection method Methods 0.000 claims abstract description 24
- 230000010354 integration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000000284 extract Substances 0.000 description 2
- 150000003839 salts Chemical class 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明は、同期信号検出装置、特に高速で入力される
シリアル信号列から同期信号を検出する同期信号検出装
置に関する。
シリアル信号列から同期信号を検出する同期信号検出装
置に関する。
この発明では、入力されるシリアルなデータをパラレル
に変換し、パラレルに変換されたデータから同期信号の
データパターンが入っていると思われる位相を検出し、
そして、位相の検出に基づいて、パラレルに変換された
データを補正すべくシフトさせ、更にシフトされたデー
タに対して同期信号の検出を行う構成としている。
に変換し、パラレルに変換されたデータから同期信号の
データパターンが入っていると思われる位相を検出し、
そして、位相の検出に基づいて、パラレルに変換された
データを補正すべくシフトさせ、更にシフトされたデー
タに対して同期信号の検出を行う構成としている。
従って、より低速で同期信号の検出が行えるため、小型
で集積度の高い、そして低パワー化した回路が使用でき
、これにより複雑で柔軟な同期信号の検出が可能となり
、コストダウンが達成できる。
で集積度の高い、そして低パワー化した回路が使用でき
、これにより複雑で柔軟な同期信号の検出が可能となり
、コストダウンが達成できる。
従来、高速（例えば６４ＭｂＰＳ）で入力されるシリア
ル信号列から、同期信号のデータパターンを検出するに
際しては、上述のシリアル信号列をシフトレジスタに入
力し、高速でデータパターンの一致検出を行うことが一
般的であった。
ル信号列から、同期信号のデータパターンを検出するに
際しては、上述のシリアル信号列をシフトレジスタに入
力し、高速でデータパターンの一致検出を行うことが一
般的であった。
上述したような従来技術にあっては、高速の論理回路（
ＥＣＬ）を使用しなければならずミもし同期信号のデー
タパターンが長い場合或いは、−致検出のアルゴリズム
が複雑な場合には、上述の論理回路（ＥＣＬ）を構成す
る上で種々の問題点があった。即ち、論理回路（ＥＣＬ
）をディスクリートで組み立てるにしても或いはゲート
アレイ化、ＩＣ化するにしても、装置が大型化するのみ
ならず、集積度が不足し、更に消費電力が過大になると
いう問題点があり、これら問題点の改善が望まれていた
。
ＥＣＬ）を使用しなければならずミもし同期信号のデー
タパターンが長い場合或いは、−致検出のアルゴリズム
が複雑な場合には、上述の論理回路（ＥＣＬ）を構成す
る上で種々の問題点があった。即ち、論理回路（ＥＣＬ
）をディスクリートで組み立てるにしても或いはゲート
アレイ化、ＩＣ化するにしても、装置が大型化するのみ
ならず、集積度が不足し、更に消費電力が過大になると
いう問題点があり、これら問題点の改善が望まれていた
。
従って、この発明の目的は、高速で入力されるシリアル
信号列中で、短いデータパターンの検出を前もって行う
ことにより、シリアル信号列中の同期信号のデータパタ
ーンの検出を、より低速で行う同期信号検出装置を提供
することにある。
信号列中で、短いデータパターンの検出を前もって行う
ことにより、シリアル信号列中の同期信号のデータパタ
ーンの検出を、より低速で行う同期信号検出装置を提供
することにある。
〔問題点を解決するための手段］
この発明では、入力されるシリアルなデータをパラレル
に変換する手段と、パラレルに変換されたデータから同
期信号のデータパターンが入っていると思われる位相を
検出する手段と、位相の検出に基づいて、パラレルに変
換されたデータをシフトさせる手段と、シフトされたデ
ータに対して同期信号の検出を行う手段とからなる構成
としている。
に変換する手段と、パラレルに変換されたデータから同
期信号のデータパターンが入っていると思われる位相を
検出する手段と、位相の検出に基づいて、パラレルに変
換されたデータをシフトさせる手段と、シフトされたデ
ータに対して同期信号の検出を行う手段とからなる構成
としている。
高速で入力されるシリアルなデータがパラレルに変換さ
れる。このパラレルに変換されたデータから同期信号と
思われるデータパターン及び同期信号とした場合の位相
が検出される。
れる。このパラレルに変換されたデータから同期信号と
思われるデータパターン及び同期信号とした場合の位相
が検出される。
上述の検出結果に基づいて、正規の同期信号と思われる
データパターンに補正するため、パラレルなデータがシ
フトされる。このシフトされたデータパターンと、同期
信号が比較され、一致した場合は、上述の位相差が解消
されたデータパターン〔同期信号〕とデータが出力され
る。
データパターンに補正するため、パラレルなデータがシ
フトされる。このシフトされたデータパターンと、同期
信号が比較され、一致した場合は、上述の位相差が解消
されたデータパターン〔同期信号〕とデータが出力され
る。
〔実施例］
以下、この発明の一実施例について第１図乃至第４図を
参照して説明する。
参照して説明する。
第１図には、同期信号検出装置のブロック図を示す。
シリアルなデジタルデータの加えられる端子９にはフリ
ップフロップ１が接続されており、更にフリップフロッ
プ１乃至フリップフロップ８が縦続接続されている。そ
して、フリップフロップ１乃至フリップフロップ８の夫
々の出力が８ビツトパラレルの状態でフリップフロップ
１５に供給されている。
ップフロップ１が接続されており、更にフリップフロッ
プ１乃至フリップフロップ８が縦続接続されている。そ
して、フリップフロップ１乃至フリップフロップ８の夫
々の出力が８ビツトパラレルの状態でフリップフロップ
１５に供給されている。
端子９から高速、例えば６４ＭｂＰＳで加えられるシリ
アルなデータは、第２図に示すように、１ブロツクが同
期信号５ＹＮＣ（１６ビツト）＋１０信号（１６ビツト
）＋データ信号（１８６Ｘ８ビツト）の構成とされてお
り、これが連続して供給される。尚、この同期信号は、
固定データパターンであり、ＩＤ信号からはアドレスが
抽出される。
アルなデータは、第２図に示すように、１ブロツクが同
期信号５ＹＮＣ（１６ビツト）＋１０信号（１６ビツト
）＋データ信号（１８６Ｘ８ビツト）の構成とされてお
り、これが連続して供給される。尚、この同期信号は、
固定データパターンであり、ＩＤ信号からはアドレスが
抽出される。
今、Ｎ番目のブロック（ＩＤ信号より抽出されるアドレ
スを、例えばＮとする）のデータが供給されているとす
ると、このデータは、端子１０より供給されるクロック
信号ＣＫＩに同期して、フリップフロップｌからフリッ
プフロップ８まで取り込まれる。フリップフロップ１乃
至フリップフロップ８の夫々の出力が同時に取り出され
ることで、データはシリアルから８ビツトパラレルに変
換され、８ビット分のフリップフロップ１５に供給され
る。またフリップフロップ１５からは、８ビツトパラレ
ルのデータがメモリ１１に供給されている。
スを、例えばＮとする）のデータが供給されているとす
ると、このデータは、端子１０より供給されるクロック
信号ＣＫＩに同期して、フリップフロップｌからフリッ
プフロップ８まで取り込まれる。フリップフロップ１乃
至フリップフロップ８の夫々の出力が同時に取り出され
ることで、データはシリアルから８ビツトパラレルに変
換され、８ビット分のフリップフロップ１５に供給され
る。またフリップフロップ１５からは、８ビツトパラレ
ルのデータがメモリ１１に供給されている。
上述のクロック信号ＣＫＩは分周回路１２にも供給され
、この分周回路１２で１７８の周波数に分周される。こ
の分周されたクロック信号ＣＫ２がフリップフロップ１
５乃至フリップフロップ１９゜メモリ１１．後述するフ
リップフロップ２５乃至フリップフロップ２８に供給さ
れる。
、この分周回路１２で１７８の周波数に分周される。こ
の分周されたクロック信号ＣＫ２がフリップフロップ１
５乃至フリップフロップ１９゜メモリ１１．後述するフ
リップフロップ２５乃至フリップフロップ２８に供給さ
れる。
分周されたクロック信号ＣＫ２に同期して、８ビツトパ
ラレルのデータがフリップフロップ１５に取り込まれる
。フリップフロップ１５に対してフリップフロップ１６
，１７．１８．１９が縦続接続され、フリップフロップ
１５がらフリップフロップ１９迄上述の分周されたクロ
ック信号ＣＫ２に同期してデータが順次シフトする。フ
リップフロップ１６乃至フリップフロップ１９の夫々の
出力は、バレルシフタ１３に３２ビツトパラレルで供給
され、またフリップフロップ１９の上位４ビツトのデー
タ〔以下、４ビツトデータと称する〕が位相検出器１４
に供給される。
ラレルのデータがフリップフロップ１５に取り込まれる
。フリップフロップ１５に対してフリップフロップ１６
，１７．１８．１９が縦続接続され、フリップフロップ
１５がらフリップフロップ１９迄上述の分周されたクロ
ック信号ＣＫ２に同期してデータが順次シフトする。フ
リップフロップ１６乃至フリップフロップ１９の夫々の
出力は、バレルシフタ１３に３２ビツトパラレルで供給
され、またフリップフロップ１９の上位４ビツトのデー
タ〔以下、４ビツトデータと称する〕が位相検出器１４
に供給される。
位相検出器１４は、同期信号に相当する１６ビツト全部
を検出の対象とすることなく、入力される４ビツトデー
タのみを以て入力されつつあるデータが同期信号の固定
データパターンに該当するか否かを検出するものである
。上述の４ビツトデータがもし同期信号の固定データパ
ターンの一部に該当する場合には、固定データパターン
中における４ビツトデータの位置を判断し、第３図Ａに
示す固定データパターンの第１ビツトから４ビツトデー
タの先頭ビット塩のビット数を補正量ＣＮとして算出す
る。そして、この補正量ＣＮに対応する補正信号ＳＣを
バレルシフタ１３．２０及びラッチ２１に出力する。
を検出の対象とすることなく、入力される４ビツトデー
タのみを以て入力されつつあるデータが同期信号の固定
データパターンに該当するか否かを検出するものである
。上述の４ビツトデータがもし同期信号の固定データパ
ターンの一部に該当する場合には、固定データパターン
中における４ビツトデータの位置を判断し、第３図Ａに
示す固定データパターンの第１ビツトから４ビツトデー
タの先頭ビット塩のビット数を補正量ＣＮとして算出す
る。そして、この補正量ＣＮに対応する補正信号ＳＣを
バレルシフタ１３．２０及びラッチ２１に出力する。
第３図Ａに示すように、同期信号の固定データパターン
が例えば“００００１１００１０１０１１１１”の１６
ビツトとされている場合、適当な位相によってシリアル
−パラレル変換された同期信号の固定データパターンは
、第３図Ｂ乃至同図ｒに示されているように８種類ＣＰ
Ｉ〜Ｐ８）しか存在しない。第４図Ａから同図Ｈに示さ
れる８種類の位相Ｐ１〜Ｐ８の固定データパターンの先
頭の４ビツトデータは、夫々が独立したデータパターン
であることが判る。従って、この４ビツトデータを見れ
ば、同期信号がどのような位相を伴って入っているのが
を検出することが可能である。位相検出器１４では、供
給される４ビツトデータを固定データパターンの一部と
して検出する。そして、その位相を例えば第３図Ｅに示
す位相Ｐ４として検出すると、補正量ＣＮ（位相Ｐ４の
場合は３ビツト）を算出し、この補正ｆｆ１ｃＮに対応
する補正信号ＳＣをバレルシフタ１３．２０及びラッチ
２１に出力する。
が例えば“００００１１００１０１０１１１１”の１６
ビツトとされている場合、適当な位相によってシリアル
−パラレル変換された同期信号の固定データパターンは
、第３図Ｂ乃至同図ｒに示されているように８種類ＣＰ
Ｉ〜Ｐ８）しか存在しない。第４図Ａから同図Ｈに示さ
れる８種類の位相Ｐ１〜Ｐ８の固定データパターンの先
頭の４ビツトデータは、夫々が独立したデータパターン
であることが判る。従って、この４ビツトデータを見れ
ば、同期信号がどのような位相を伴って入っているのが
を検出することが可能である。位相検出器１４では、供
給される４ビツトデータを固定データパターンの一部と
して検出する。そして、その位相を例えば第３図Ｅに示
す位相Ｐ４として検出すると、補正量ＣＮ（位相Ｐ４の
場合は３ビツト）を算出し、この補正ｆｆ１ｃＮに対応
する補正信号ＳＣをバレルシフタ１３．２０及びラッチ
２１に出力する。
上述の補正量ＣＮは、第３図Ａに示される同期信号の固
定データパターンに於いて、第１番目のビットから４ビ
ツトデータの先頭ビット塩のビット数であり、同図Ｅの
位相Ｐ４では補正量が３ビツトとなる。
定データパターンに於いて、第１番目のビットから４ビ
ツトデータの先頭ビット塩のビット数であり、同図Ｅの
位相Ｐ４では補正量が３ビツトとなる。
尚、第３図Ａの固定データパターンの位相Ｐ１〜Ｐ８の
詳細が同図Ｂ〜同図【に示されており、第４図Ａ〜同図
Ｈには各位相Ｐ１〜Ｐ８に対応する３２ビツトのデータ
パターンと補正量ＣＮの関係が夫々示されている。そし
て、第３図Ｂ−１と、第４図Ａ−Ｈは夫々対応している
ものである。
詳細が同図Ｂ〜同図【に示されており、第４図Ａ〜同図
Ｈには各位相Ｐ１〜Ｐ８に対応する３２ビツトのデータ
パターンと補正量ＣＮの関係が夫々示されている。そし
て、第３図Ｂ−１と、第４図Ａ−Ｈは夫々対応している
ものである。
メモリ１１は、前述したようにフリップフロップ１５か
らの８ビツトパラレルのデータ、具体的には第２図に示
す１ブロツクのデータ〔同期信号１６ビツト＋ＩＤ信号
１６ビツト＋データ信号１８６×８ビット〕を記憶する
ものである。
らの８ビツトパラレルのデータ、具体的には第２図に示
す１ブロツクのデータ〔同期信号１６ビツト＋ＩＤ信号
１６ビツト＋データ信号１８６×８ビット〕を記憶する
ものである。
前述のようにフリップフロップ１５がらＮ番目のデータ
が８ピッ１−パラレルで出力されると同時に、メモリ１
１からは１ブロック遅れのデータ、即ち（Ｎ−１）番目
のブロックのデータ（アドレスは（Ｎ−１））がクロッ
ク信号ＣＫ２に同期してフリップフロップ２５に供給さ
れる。縦続接続されているフリップフロップ２５乃至フ
リップフロップ２８は、前述のフリップフロップ１６乃
至フリップフロップ１９と同様、夫々フリップフロップ
が８個ずつ並列に配されている。上述の（Ｎ−１）番目
のデータは、フリップフロップらフリップフロップ２８
まで順次、分周して形成されたクロック信号ＧＫ２に同
期してシフトすると共に、各フリップフロップの出力は
、バレルシフタ２０に３２ビツトパラレルで供給される
。またフリップフロップ２８からは、８ビツトパラレル
のデータがバレルシフタ２２に供給される。
が８ピッ１−パラレルで出力されると同時に、メモリ１
１からは１ブロック遅れのデータ、即ち（Ｎ−１）番目
のブロックのデータ（アドレスは（Ｎ−１））がクロッ
ク信号ＣＫ２に同期してフリップフロップ２５に供給さ
れる。縦続接続されているフリップフロップ２５乃至フ
リップフロップ２８は、前述のフリップフロップ１６乃
至フリップフロップ１９と同様、夫々フリップフロップ
が８個ずつ並列に配されている。上述の（Ｎ−１）番目
のデータは、フリップフロップらフリップフロップ２８
まで順次、分周して形成されたクロック信号ＧＫ２に同
期してシフトすると共に、各フリップフロップの出力は
、バレルシフタ２０に３２ビツトパラレルで供給される
。またフリップフロップ２８からは、８ビツトパラレル
のデータがバレルシフタ２２に供給される。
バレルシフタ１３．２０は、夫々人力される３２ビツト
のデータと共に、以前に入力されたデータの下位側の７
ビツトのデータを保持している。
のデータと共に、以前に入力されたデータの下位側の７
ビツトのデータを保持している。
そして前述の補正信号ＳＣにて規定される補正量ＯＮに
基づいて３２ビツトのデータパターンを決定する。即ち
、バレルシフタ１３は、第４図Ｈに示されるように入力
される第Ｎ番目の３２ビツトのデータパターンの前に第
（Ｎ−１）番目のデータパターンの下位側の７ビツトが
残されている。
基づいて３２ビツトのデータパターンを決定する。即ち
、バレルシフタ１３は、第４図Ｈに示されるように入力
される第Ｎ番目の３２ビツトのデータパターンの前に第
（Ｎ−１）番目のデータパターンの下位側の７ビツトが
残されている。
バレルシフタ２０も同様に入力される（Ｎ−１）番目の
３２ビツトのデータパターンの前に第（Ｎ−２）番目の
データパターンの下位７ビツトが残されている。そして
バレルシフタ１３．２０では、第４図りに示されるよう
に、前述の補正信号ＳＣにて規定される補正量ＣＮの３
ビツト分、データパターンの範囲をシフトすることによ
り、第３図Ｅに示される位相Ｐ４のズレを解消し、同期
信号及びＩＤ信号を含むと思われる新たなデータバタ、
−ンを決定する。この３２ビツトのデータパターンの内
上位１６ビツトは、同期信号と思われる固定データパタ
ーンであり、下位１６ビツトは、ＩＤ信号と思われるデ
ータである。
３２ビツトのデータパターンの前に第（Ｎ−２）番目の
データパターンの下位７ビツトが残されている。そして
バレルシフタ１３．２０では、第４図りに示されるよう
に、前述の補正信号ＳＣにて規定される補正量ＣＮの３
ビツト分、データパターンの範囲をシフトすることによ
り、第３図Ｅに示される位相Ｐ４のズレを解消し、同期
信号及びＩＤ信号を含むと思われる新たなデータバタ、
−ンを決定する。この３２ビツトのデータパターンの内
上位１６ビツトは、同期信号と思われる固定データパタ
ーンであり、下位１６ビツトは、ＩＤ信号と思われるデ
ータである。
バレルシフタ１３．２０により夫々設定された上位１６
ビツトの新たなデータパターンが同期信号検出回路２３
へ供給され、下位１６ビツトの新たなデータがＩＤ信号
検出回路２４に供給される。
ビツトの新たなデータパターンが同期信号検出回路２３
へ供給され、下位１６ビツトの新たなデータがＩＤ信号
検出回路２４に供給される。
同期信号検出回路２３では、バレルシフタ１３から供給
される。Ｎ番目の固定データパターンと、バレルシフタ
２０から供給される（Ｎ−１）番目の固定データパター
ンとを比較し、一致している時はＨレベル、一致してい
ない時はＬレベルの信号をアンドゲート２９に出力する
。
される。Ｎ番目の固定データパターンと、バレルシフタ
２０から供給される（Ｎ−１）番目の固定データパター
ンとを比較し、一致している時はＨレベル、一致してい
ない時はＬレベルの信号をアンドゲート２９に出力する
。
ＩＤ信号検出回路２４では、バレルシフタ１３から供給
される下位１６ビツトのデータに基づいてアドレスＮを
抽出し、またバレルシフタ２０から供給される１６ビツ
トのデータに基づいてアドレス（Ｎ−１）を抽出し、こ
のアドレス間の減算〔即ち、Ｎ−（Ｎ−１）＝１）を行
う。この減算値が１と一致している時はＨレベル、一致
していない時はＬレベルの信号をアンドゲート２９に出
力する。
される下位１６ビツトのデータに基づいてアドレスＮを
抽出し、またバレルシフタ２０から供給される１６ビツ
トのデータに基づいてアドレス（Ｎ−１）を抽出し、こ
のアドレス間の減算〔即ち、Ｎ−（Ｎ−１）＝１）を行
う。この減算値が１と一致している時はＨレベル、一致
していない時はＬレベルの信号をアンドゲート２９に出
力する。
アンドゲート２９では、同期信号検出回路２３及びＩＤ
信号検出回路２４の双方からＨレベルの信号が供給され
ている時のみＨレベルの信号をラッチ２１に出力する。
信号検出回路２４の双方からＨレベルの信号が供給され
ている時のみＨレベルの信号をラッチ２１に出力する。
ラッチ２１には、位相検出器１４から補正信号ＳＣが常
に供給されており、アンドゲート２９からＨレベルの信
号が加えられると、補正１ｊｌｃＮの３ビツトに対応す
る補正信号ＳＣがバレルシフタ２２に加えられる。
に供給されており、アンドゲート２９からＨレベルの信
号が加えられると、補正１ｊｌｃＮの３ビツトに対応す
る補正信号ＳＣがバレルシフタ２２に加えられる。
このバレルシフタ２２は、フリップフロップ２８より入
力される８ビツトの（Ｎ−２）番目のデータの内、下位
側の７ビツトを保持し、この７ビツトのデータを次に人
力される（Ｎ−１）番目の８ビツトのデータの前に配し
ている。そして前述の補正信号ＳＣにて規定される補正
ＩＪｃＮの３ビツトに基づいてデータの範囲を３ビツト
シフトし、（Ｎ−２）番目のデータの下位３ビツトと、
（Ｎ−１）番目のデータの上位５ビツトとにより（Ｎ−
１）番目の新たなデータが作成され、クロック信号ＣＫ
２に同期し８ビツトパラレルで端子３０より取出される
。そして、上述の過程と同様にして、第（Ｎ−１）番目
のデータに続いて第Ｎ番目、そして（Ｎ＋１）番目と継
続してデータが出力される。
力される８ビツトの（Ｎ−２）番目のデータの内、下位
側の７ビツトを保持し、この７ビツトのデータを次に人
力される（Ｎ−１）番目の８ビツトのデータの前に配し
ている。そして前述の補正信号ＳＣにて規定される補正
ＩＪｃＮの３ビツトに基づいてデータの範囲を３ビツト
シフトし、（Ｎ−２）番目のデータの下位３ビツトと、
（Ｎ−１）番目のデータの上位５ビツトとにより（Ｎ−
１）番目の新たなデータが作成され、クロック信号ＣＫ
２に同期し８ビツトパラレルで端子３０より取出される
。そして、上述の過程と同様にして、第（Ｎ−１）番目
のデータに続いて第Ｎ番目、そして（Ｎ＋１）番目と継
続してデータが出力される。
この実施例に示すように、４ビツトのデータパターンの
みを以て同期信号の固定データパターンに該当するか否
かを予め確認し、その位相を検出すれば、同期信号、Ｉ
Ｄ信号等の検出が処理速度の低い状態で行え、回路構成
が簡易化できるものである。
みを以て同期信号の固定データパターンに該当するか否
かを予め確認し、その位相を検出すれば、同期信号、Ｉ
Ｄ信号等の検出が処理速度の低い状態で行え、回路構成
が簡易化できるものである。
［発明の効果］
この発明によれば、より低速で同期信号の検出が行える
ため、小型で集積度の高い、そして低パワー化した回路
（ゲートアレイ、ｌ５ＹＮＣ遅延用メモリー等）が使用
でき、これにより複雑で柔軟な同期信号の検出が可能と
なり、コストダウンが達成できるという効果がある。特
に、ＣＭＯＳの処理速度迄低速化すれば、ＣＭＯ３のゲ
ートアレイ化が可能になるため、より一層小型化、低パ
ワー化、そしてコストダウンがなし得るという効果があ
る。また、同期信号のデータパターンの選び形に注意す
れば、位相検出の手段の構成がより簡単になるという効
果もある。
ため、小型で集積度の高い、そして低パワー化した回路
（ゲートアレイ、ｌ５ＹＮＣ遅延用メモリー等）が使用
でき、これにより複雑で柔軟な同期信号の検出が可能と
なり、コストダウンが達成できるという効果がある。特
に、ＣＭＯＳの処理速度迄低速化すれば、ＣＭＯ３のゲ
ートアレイ化が可能になるため、より一層小型化、低パ
ワー化、そしてコストダウンがなし得るという効果があ
る。また、同期信号のデータパターンの選び形に注意す
れば、位相検出の手段の構成がより簡単になるという効
果もある。
実施例によれば、４ビツトのデータパターンのみを以て
同期信号の固定データパターンに該当するか否かを予め
確認し、その位相を検出すれば、以後はこれに基づいて
同期信号と、ＩＤ信号の検出が低速で行え、回路構成が
筒易化できるという効果がある。
同期信号の固定データパターンに該当するか否かを予め
確認し、その位相を検出すれば、以後はこれに基づいて
同期信号と、ＩＤ信号の検出が低速で行え、回路構成が
筒易化できるという効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
はシリアルなデータ構成を示す路線図、第３図は夫々実
施例の説明に用いる路線図、第４図は夫々補正量に対応
してデータパターンの範囲が変化する状態を示す路線図
である。 図面に用いる主要な符号の説明 １．２，３，４，５，６，７，８，１５，１６゜１７．
１Ｂ、１９．２５，２６，２７，２８７フリツプフロツ
プ、 １４：位相検出器、 ２３：同期信号検出回
路、 ２４：ＩＤ信号検出回路、２９：ＡＮＤゲート。 代理人 弁理士 杉 浦 正 知
はシリアルなデータ構成を示す路線図、第３図は夫々実
施例の説明に用いる路線図、第４図は夫々補正量に対応
してデータパターンの範囲が変化する状態を示す路線図
である。 図面に用いる主要な符号の説明 １．２，３，４，５，６，７，８，１５，１６゜１７．
１Ｂ、１９．２５，２６，２７，２８７フリツプフロツ
プ、 １４：位相検出器、 ２３：同期信号検出回
路、 ２４：ＩＤ信号検出回路、２９：ＡＮＤゲート。 代理人 弁理士 杉 浦 正 知
Claims (1)
- 【特許請求の範囲】 入力されるシリアルなデータをパラレルに変換する手段
と、 上記パラレルに変換されたデータから同期信号のデータ
パターンが入っていると思われる位相を検出する手段と
、 上記位相の検出に基づいて、上記パラレルに変換された
データをシフトさせる手段と、 上記シフトされたデータに対して、同期信号の検出を行
う手段とからなる同期信号検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012230A JP2811671B2 (ja) | 1988-01-22 | 1988-01-22 | 同期信号検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012230A JP2811671B2 (ja) | 1988-01-22 | 1988-01-22 | 同期信号検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01188132A true JPH01188132A (ja) | 1989-07-27 |
| JP2811671B2 JP2811671B2 (ja) | 1998-10-15 |
Family
ID=11799569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63012230A Expired - Fee Related JP2811671B2 (ja) | 1988-01-22 | 1988-01-22 | 同期信号検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2811671B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6628214B1 (en) | 1998-09-01 | 2003-09-30 | Seiko Epson Corporation | Deserializer, semiconductor device, electronic device, and data transmission system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111810A (en) * | 1980-11-18 | 1982-07-12 | Sony Corp | Digital signal processor |
-
1988
- 1988-01-22 JP JP63012230A patent/JP2811671B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111810A (en) * | 1980-11-18 | 1982-07-12 | Sony Corp | Digital signal processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6628214B1 (en) | 1998-09-01 | 2003-09-30 | Seiko Epson Corporation | Deserializer, semiconductor device, electronic device, and data transmission system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2811671B2 (ja) | 1998-10-15 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |