JPH03242724A - デジタル演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、入力クロックに同期して動作するデジタル演
算処理装置に関する。

（従来の技術） 近年、デジタル演算処理装置は、その利用技術分野の広
がりに伴い、処理速度の高速化が要求され、処理するデ
ータの量も膨大なものになってきた。

このようなデジタル演算処理装置は、主に基準入力クロ
ックに同期して全体が動作する様に構成される。今、デ
ータと、そのデータの識別番号がクロックに同期して次
々に入力される回路において、同一の識別番号のデータ
を順次加算する演算回路を考える。

従来、前述の演算回路では、演算結果格納用のメモリを
用意し、演算開始前にメモリ内容を全てゼロにクリアし
ておき、前記識別番号をメモリアドレスとしてそのメモ
リの内容を読み出し、その読み出したデータと入力デー
タを加算し、その加算結果を演算結果格納用メモリの同
一アドレスに書き込むという動作が行なわれていた。こ
の様な一連の処理動作は１クロツで実行される。

ところが、最近では、クロックの周波数が上がり、１回
当りの処理時間が短くなったため、演算に要する時間が
不足する問題がある。また、演算対象のデータのビット
長が増えると、演算に要する時間が増加するので、１ク
ロック内に前述したような一連の演算処理が終了しない
といった問題があった。

（発明が解決しようとする課題） 従来では、クロックの周波数の増加や演算対象のデータ
のビット長の増加によって演算時間の不足か招かれ、正
確な演算処理を行うことが困難であった。

本発明は、上記事情に鑑みてなされたもので、１回当り
の処理時間が短くなったり、演算ビット長が増え処理時
間が足りなくなった場合でも、正確な演算結果を得るこ
とができるデジタル演算処理装置を提供することを目的
とする。

［発明の構成］ （課題を解決するための手段） 本発明は上記課題を解決するめに、処理結果の下位ビッ
トデータを記憶する第１のメモリと、処理結果の上位ビ
ットデータを記憶する第２のメモリと、前記下位ビット
データと入力データを加算する加算器と、この加算器の
演算結果であるキャリー出力を１クロック遅延させる第
１の遅延手段と、前記第１メモリに下位ビットデータを
記憶するためのメモリアドレスを１クロック遅延させて
前記第２のメモリに供給する第２の遅延手段と、前記第
１および第２のメモリから選択的にデータを読み出すデ
ータ読み出し手段と、前記第２のメモリから読み出され
たデータと前記第１の遅延手段で遅延されたキャリー出
力とを加算する加算手段とを具備したことを特徴とする
。

（作　用） 本発明においては、入力データを順次加算する演算動作
において、その加算処理を１クロック内で処理できるビ
ット数に分割して行い、その加算結果によるキャリーを
１クロック分遅延させ、同じく１クロック遅延させたメ
モリアドレスを用いて、残りのビットの演算を行なって
いる。このため、処理時間が短い場合や、処理ビット数
が多い場合で°も、ｌクロック内で正確に演算処理を行
うことが可能となる。

（実施例） 以下、図面を参照して、この発明の詳細な説明する。

第１図にはこの発明の一実施例に係わるデジタル演算処
理装置の回路構成が示されている。このデジタル演算処
理装置は、入力データを順次加算して出力するものであ
り、ここでは入力データを８ビツト、識別番号を８ビツ
ト、演算結果を３２ビツトとした場合の構成について説
明する。

このデジタル演算処理装置は、下位ビットデータ用メモ
リ１１上位ビットデータ用メモリ２、アドレスセレクタ
３ａ、３ｂ、識別番号遅延用フリップフロップ４、上位
データ用加算器５、下位データ用加算器６、およびキャ
リー出力遅延用のフリップフロップ７を備えている。

アドレスセレクタ３ａ、及び識別番号遅延用フリップフ
ロップ４の出力は、メモリ２のアドレス入力ＡＤＨに接
続されている。また、アドレスセレクタ８ａ及び３ｂの
出力は、メモリｌのアドレス入力ＡＤＨに接続されてい
る。アドレスセレクタ３ｂ及び識別番号遅延フリップフ
ロップ４の各々は、アウトプットイネーブル入力ＯＥに
供給されるセレクト信号によってその出力がコントロー
ルされる。

一方、アドレスセレクタ３ａは、インバータ１１により
反転されたセレクト信号によってその出力がコントロー
ルされる。このため、例えば、セレクト信号が論理“１
゛の時は、アドレスセレクタ３ｂ及びフリップフロップ
４の出力動作が許可され、アドレスセレクタ３ａの出力
動作は禁止される。この場合、メモリ１のアドレス入力
ＡＤＨにはアドレスセレクタ３ｂからの出力つまり識別
番号が供給され、メモリ２のアドレス入力ＡＤＲにはフ
リップフロップ４で１クロック遅延された状態の識別番
号が供給される。一方、セレクト信号が論理“０”の時
は、アドレスセレクタ３ｂ及びフリップフロップ４の出
力動作が禁止され、アドレスセレクタ３ａの出力動作だ
けが許可される。この場合、メモリ１のアドレス入力Ａ
ＤＲおよびメモリ２のアドレス入力ＡＤＲには、ＣＰＵ
からのアドレスが共通に供給される。

下位データ用加算器６は、入力端Ａに供給されるメモリ
１からの読み出しデータと入力端Ｂに供給される入力デ
ータとの加算を行い、その加算結果を出力端Ｓから出力
してメモリｌに入力する。

フリップフロップ７は、下位データ用加算器６の出力端
ＣＯから出力されるキャリー出力を１システムクロック
分だけ遅延し、その遅延したキャリー出力を上位データ
用加算器５に供給する。

上位データ用加算器５は、フリップフロップ７によって
遅延されたキャリー出力を入力端ＣＩで受信し、そのキ
ャリー出力と入力端Ａに供給されるメモリ２からの読み
出しデータとの加算を行い、その加算結果を出力端Ｓか
ら出力してメモリ２に入力する。

次に、第２図のブロック図を参照して、本実施例の膚算
処理装置の動作を説明する。この第２図は、第１図の回
路構成をブロック図によって概念的に示したものである
。

この演算処理装置には、処理結果をメモリから読み出す
読み出しモードと、実際の演算を行う演算モードの２つ
のモードが存在する。まず、演算モードについて説明す
る。

演算モードにおいては、まず、８ビツトの入力データが
第１図のシステムロックに同期して入力されると、識別
番号によってアドレス指定されたデータがメモリｌから
読み出される。この読み出されたデータは、演算結果全
３２ビツトのうち、下位１６ビツト分である。この１６
ビツトデータと８ビツトの入力データが加算器６により
加算される。そして、加算器６の加算結果である１６ビ
ツトデータは、再びメモリｌの同じアドレスに書き込ま
れる。さらに、加算器６のキャリー出力はフリップフロ
ップ７へ入力される。また、識別番号は１クロック遅延
用のフリップフロップ４にも入力される。以上の一連の
動作が最初の１クロックで行われる。

次のクロックにおいては、前記フリップフロップ４から
の識別番号をアドレスとして、メモリ２の内容が読み出
される。この読み出されたデータは上位１６ビツト分の
データであり、このデータとフリップフロップ７で遅延
されたキャリー出力との加算が加算器５によって行なわ
れる。加算器５の加算結果である１６ビツト分のデータ
は、再びメモリ２の同一アドレスに書き込まれる。

さらに加算器５の出力として、キャリーがある場合、キ
ャリー及びフリップフロップ４の出力は次段加算回路ｌ
Ｏに入力される。次段加算回路１０は、上位ビットデー
タ用メモリ２と、識別番号遅延用フリップフロップ４と
、上位データ加算器５と、キャリー出力遅延用フリップ
フロップ７と同一の加算回路ｌＯは、上位データ加算器
５からのキャリー出力が無い場合には必要のないもので
ある。

次に、処理結果を読み出す読み出しモードについて説明
する。

この読み出しモードにおいては、第１図に示したセレク
タ信号が“１°から０°に切り替わるので、アドレスセ
レクタ３ａの出力のみがイネーブル状態となり、メモリ
１．２からはＣＰＵにより指定されたアドレスに記憶さ
れている１６ビツトのデータがそれぞれ読み出され、そ
れらが３２ビツトの演算結果データとして出力される。

以上の実施例に於いては、各データのビット長を限定し
て説明したが、本発明ではビット長は何ら限定されるも
のではない。但し、下位ビットデータ用のメモリのビッ
ト長は、入力データのビット長に等しいか又は長くなく
てはいけない。

また、次段加算回路１０を順次接続することにより、任
意のビット長の演算結果を得ることが可能である。但し
、演算結果が得られるまでの時間は、加算回路ｉｏの段
数分のクロック数分だけ遅れることになる。さらに本実
施例では、メモリ１，２にＩ１０分離形のものを用いた
が、タイミング的に余裕のある場合は、Ｉｌｏが分離さ
れていないタイプのメモリを使用してもかまわない。

［発明の効果コ 本発明は、リアルタイムで行うデジタル演算処理装置に
おいて、ビット長及び加算器の性能により処理時間のか
かる加算処理を１クロック内に演算が終了できる様に分
割し、順次処理することにより、ビット長が増加しても
、また加算器の処理速度が遅い時でも、リアルタイム性
を失うことなく正確な演算処理が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路構成図、第２図は
第１図の回路動作を説明するためのブロックである。 １・・・下位ビットデータ用メモリ、２・・・上位ビッ
トデータ用メモリ、３ａ、　３ｂ・・・アドレスセレク
タ、４・・・識別番号遅延用フリップフロップ、５・・
・上位データ用加算器、６・・・下位データ用加算器、
７・・・キャリー出力遅延用フリップフロップ、ｌＯ・
・・次段加算回路。

Claims (1)

【特許請求の範囲】
1. 入力クロックに同期して動作するデジタル演算処理装置
   において、処理結果の下位ビットデータを記憶する第１
   のメモリと、処理結果の上位ビットデータを記憶する第
   ２のメモリと、前記下位ビットデータと入力データを加
   算する加算器と、この加算器の演算結果であるキャリー
   出力を１クロック遅延させる第１の遅延手段と、前記第
   １メモリに下位ビットデータを記憶するためのメモリア
   ドレスを１クロック遅延させて前記第２のメモリに供給
   する第２の遅延手段と、前記第１および第２のメモリか
   ら選択的にデータを読み出すデータ読み出し手段と、前
   記第２のメモリから読み出されたデータと前記第１の遅
   延手段で遅延されたキャリー出力とを加算する加算手段
   とを具備したことを特徴とするデジタル演算処理装置。