KR100340058B1 - 버스신호전송장치 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야

본 발명은 버스 신호를 인코딩 및 디코딩하기 위한 장치에 관한 것임.

2. 발명이 해결하려고 하는 기술적 과제

본 발명은 버스에 로딩된 정보를 인코딩 및 디코딩하기 위한 장치를 제공하고자 함.

3. 발명의 해결방법의 요지

본 발명의 버스전송장치는 외부의 입력클럭을 한 사이클내에서 소정의 시간으로 시분할하고, 상기 시간만큼 지연된 지연클럭 및 상기 시분할된 구간만큼의 펄스신호를 상기 지연클럭에 ??추어 차례로 출력하는 다수의 지연기와, 상기 입력클럭 또는 상기 지연클럭에 따라 다수 비트의 버스 신호를 차례로 저장하는 다수의 제1 신호저장수단와, 상기 펄스신호에 맞추어 상기 다수의 제1 신호저장수단으로부터 출력되는 상기 다수 비트의 버스 신호를 차례로 웨이브-버스로 출력하도록 스위칭하는 다수의 스위칭 수단으로 이루어진 인코딩 장치; 및 상기 입력클럭 또는 상기 다수 지연기로부터 출력되는 상기 지연클럭에 따라 상기 웨이브-버스 신호를 차례로 저장하는 다수의 제2 신호저장수단으로 이루어진 디코딩 장치를 포함하여 이루어진다.

4. 발명의 중요한 용도

본 발명은 버스 신호를 인코딩 및 디코딩하기 위한 장치에 이용됨.

Description

버스 신호 전송 장치{Transferring apparatus for bus signal}

본 발명은 버스에 로딩된 정보를 인코딩 및 디코딩하기 위한 장치에 관한 것이다.

도 1 은 종래의 4 비트 데이터 버스를 나타낸 설명도이다.

도면에 도시된 바와 같이, X-BUS 및 Y-BUS는 버스의 명칭을 임의로 정한 것이고, 이러한 데이터 버스는 칩에 따라 하나 이상으로 가변적인 것이다. 버스 자체가 4 비트의 패스(path)로 초고밀도 집적회로(Very Large Scale Integration)(이하, "VLSI"라 함) 칩내에 라우팅되어야 하고, 버스를 이용하는 각 블록들에서부터 버스까지의 4 비트 연결 패스가 존재해야 한다.

전술한 바와 같이 버스 크기 또는 여러 복잡한 기능이 하나의 칩에 집적될수록 많은 신호선들이 칩내에서 라우팅(routing)된다. 따라서, 칩이 복잡해질수록 칩내의 신호선들의 라우팅을 위한 면적이 증가되기 때문에 라우팅될 신호선을 줄임으로써 전체 칩 크기를 감소시킬 수 있다.

도 2 는 종래의 보드 방식을 나타낸 설명도이다.

도면에 도시된 바와 같이, 제 1 칩과 제 2 칩사이에서 많은 데이터를 로딩하기 위해 많은 버스를 이용하고 있음을 나타낸 것이다.

종래기술은 VLSI 칩 내부에서 16 비트 데이터 버스를 이용하는 경우 데이터 버스를 신호 어레이 형태로 이용한다. 버스 크기가 커짐에 따라 버스 라인이 차지하는 칩 자원이 커지는 문제점이 있었다.

한편, 일반적으로 이용되는 데이터 버스 또는 어드레스 버스를 포함하는 임의의 신호 그룹의 크기는 칩에 따라 4 비트, 16 비트, 32 비트, 64 비트 등이 있고, 더 많은 데이터를 처리하기 위하여 버스 신호 그룹이 증가됨에 따라 웨이브-버스의 효율성은 점점 증대될 것이고, 웨이브-버스에 여러 신호를 시분할하여 로딩하는 버스 신호의 인코딩 장치가 요구된다.

또한, 일반적으로 이용되는 버스는 칩에 따라 4 비트, 16 비트, 32 비트, 64 비트 등이고 더 많은 데이터를 처리하기 위해 버스는 점점 커지고 있다. 따라서, 하나의 신호 라인을 시분할하여 여러 신호들을 실어주는 웨이브-버스의 필요성이 요구되고, 이러한 웨이브-버스를 사용하기 위해서는 시분할되어 로딩된 정보를 다시 디코딩하는 웨이브-버스 신호의 디코딩 장치가 요구된다.

따라서, 전술한 바와 같은 요구에 따라서 안출된 본 발명은, 다수의 비트의 버스 신호를 인코딩하여 1 비트의 웨이브-버스에 로딩하고, 1 비트의 웨이브-버스 신호를 디코딩하여 다수의 비트의 버스에 로딩하는 버스 신호를 인코딩 및 디코딩하는 버스신호 전송장치를 제공하는데 그 목적이 있다.

도 1 은 종래의 4 비트 데이터 버스를 나타낸 설명도.

도 2 는 종래의 보드 방식을 나타낸 설명도.

도 3 은 본 발명의 웨이브-버스를 나타낸 설명도.

도 4 는 본 발명의 보드 방식을 나타낸 설명도.

도 5a 및 도 5b 는 본 발명에 따른 버스 신호를 인코딩 및 디코딩하기 위한 장치의 일실시예 구성도.

도 6a 및 도 6b 는 인코딩 및 디코딩 장치의 시뮬레이션의 결과를 나타낸 파형도.

* 도면의 주요부분에 대한 부호의 설명

501, 601 : D 플립플롭 502 : 3상 버퍼

503, 602 : 지연기

상기의 목적을 달성하기 위한 본 발명의 버스전송장치는 외부의 입력클럭을 한 사이클내에서 소정의 시간으로 시분할하고, 상기 시간만큼 지연된 지연클럭 및상기 시분할된 구간만큼의 펄스신호를 상기 지연클럭에 ??추어 차례로 출력하는 다수의 지연기와, 상기 입력클럭 또는 상기 지연클럭에 따라 다수 비트의 버스 신호를 차례로 저장하는 다수의 제1 신호저장수단와, 상기 펄스신호에 맞추어 상기 다수의 제1 신호저장수단으로부터 출력되는 상기 다수 비트의 버스 신호를 차례로 웨이브-버스로 출력하도록 스위칭하는 다수의 스위칭 수단으로 이루어진 인코딩 장치; 및 상기 입력클럭 또는 상기 다수 지연기로부터 출력되는 상기 지연클럭에 따라 상기 웨이브-버스 신호를 차례로 저장하는 다수의 제2 신호저장수단으로 이루어진 디코딩 장치를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.

도 3 은 본 발명의 웨이브-버스를 나타낸 설명도이다.

도면에 도시된 바와 같이, 버스 신호의 디코딩 장치의 오버헤드와 종래의 데이터 버스 또는 어드레스 버스를 포함하는 신호 그룹 구조와의 교체를 통해 칩 내에서 특정 부분의 버스의 신호 그룹에만 웨이브-버스(wave-bus)를 이용하는 것을 나타낸다.

전술한 바와 같은 칩 내부에서의 블록간 인터페이스 신호를 감소시키거나 고속 전송을 위한 애플리케이션은 칩 레벨로 확장되어 응용될 수 있다.

웨이브 로직 블록은 인코딩 장치에서 인코딩된 웨이브-버스를 바로 이용할 수 있도록 로직 설계된 블록을 의미한다.

웨이브-버스의 개념을 외부 핀까지 확장할 경우 외부핀 감소를 통해 전체 핀 수를 줄이고 칩간의 인터페이스 신호(패드 신호)를 줄임으로써 보드 면적을 효율적으로 사용할 수 있다.

또한 각 블록에서 웨이브-버스를 사용하는 규정이 명확히 되어 있다면, 데이터 버스나 어드레스 버스에만 국한되지 않고 타이밍에 여유가 많은 신호들에 적용됨으로써 칩내의 라우팅 트래픽을 줄일 수 있을 것이다.

또한, 버스가 32-비트 및 64-비트(또는 그 이상)으로 확장이 될 때 이를 전형적인 방법에 의해서 버스를 필요로 하는 모든 블록으로 연결되게 하는 것보다는 전체(또는 일부분)를 웨이브-버스로 함으로써 웨이브-버스에 의한 면적 이득은 많을 것이다. 또한 여러 신호를 시분할하는 대신 하나의 신호의 여러 값을 일시에 고속으로 전송받아 처리할 수도 있다.

이러한 웨이브-버스를 적용한 디코딩/인코딩 장치는 칩내에 크리티컬 패스(critical path)가 존재하고, 나머지 많은 신호들이 타이밍에 여력을 가지고 있는 한 적용가능한 개념이다. 칩의 패드 신호에 적용했을때는 패키지 핀을 줄이는 장점과 함께 보드의 면적 자원을 절약해주는 장점이 있다.

도 4 는 본 발명의 보드 방식을 나타낸 설명도이다.

도면에 도시된 바와 같이, 제 1 칩과 제 2 칩사이에 많은 데이터를 로딩하기 위해 1 비트의 웨이브-버스를 이용하는 예를 나타낸다.

도 5a 및 도 5b 는 본 발명에 따른 버스 신호를 인코딩 및 디코딩하기 위한 장치의 일실시예 구성도이다.

도 5a 는 본 발명에 따른 버스 신호를 인코딩하기 위한 장치의 구성도로서, 4 비트를 1 비트의 웨이브-버스 라인에 로딩하는 것을 나타낸다.

도면에 도시된 바와 같이, D 플립플롭(501)은 외부로부터의 클럭인 클럭 S0에 따라 외부로부터의 입력 버스의 데이터 V1를 저장하여 3상 버퍼(502)로 출력한다. 또한, 3상 버퍼(502)는 D 플립플롭(501)으로부터 출력되는 V1를 인에이블 제어신호 SOS1'에 따라 스위칭하여 웨이브-버스에 로딩한다.

이후, D 플립플롭(504)은 지연기(503)를 통해 지연된 클럭 S1에 따라 외부로부터의 입력 버스의 데이터 V2를 저장하여 3상 버퍼(505)로 출력한다. 또한, 3상 버퍼(505)는 D 플립플롭(504)으로부터 출력되는 V2를 인에이블 제어신호 S1S2'에 따라 스위칭하여 웨이브-버스에 로딩한다.

이후, D 플립플롭(507)은 지연기(503, 506)를 통해 지연된 클럭 S2에 따라 외부로부터의 입력 버스의 데이터 V3을 저장하여 3상 버퍼(508)로 출력한다. 또한, 3상 버퍼(508)는 D 플립플롭(507)으로부터 출력되는 V3을 인에이블 신호 S2S3'에 따라 스위칭하여 웨이브-버스에 로딩한다.

이후, D 플립플롭(510)은 지연기(503, 506, 509)를 통해 지연된 클럭 S3에 따라 외부로부터의 입력 버스의 데이터 V4를 저장하여 3상 버퍼(511)로 출력한다. 또한, 3상 버퍼(511)는 D 플립플롭(510)으로부터 출력되는 V4를 인에이블 신호 S3S4'에 따라 스위칭하여 웨이브-버스에 로딩한다.

전술한 바와 같이, 버스 신호의 인코딩 장치는 V1, V2, V3 및 V4를 시분할 및 인코딩하여 1 비트의 웨이브-버스에 로딩한다.

일반적으로 임의 갯수의 비트 버스를 1 비트 웨이브-버스의 경우로 쉽게 확장할 수 있다. 타이밍의 여유가 어느 정도되는지와 이 웨이브-버스에 로딩된 데이터를 이용하는 부분에서의 정확도와 연관되어 설계시 결정되어진다. 시분할 데이터 로딩을 위하여 지연기를 이용하였는데 이를 다중-클럭 방식으로 바꾸어서 적용할 수도 있다.

도 5b 는 본 발명에 따른 웨이브-버스 신호를 디코딩하기 위한 장치의 구성도로서, 1 비트의 웨이브-버스 라인에 있는 정보를 디코딩하여 4 비트의 버스 라인에 로딩하는 것을 나타낸다.

도면에 도시된 바와 같이, D 플립플롭(601)은 버스 신호의 인코딩 장치로부터 출력되는 웨이브-버스 신호를 외부로부터의 클럭인 클럭 S0에 따라 유효한 값 V1를 BUS[0]에 로딩한다.

이후, D 플립플롭(603)은 버스 신호의 인코딩 장치로부터 출력되는 웨이브-버스 신호를 지연기(602)를 통해 지연된 클럭 S1에 따라 유효한 값 V2를 BUS[1]에 로딩한다.

이후, D 플립플롭(605)은 버스 신호의 인코딩 장치로부터 출력되는 웨이브-버스 신호를 지연기(602, 604)를 통해 지연된 클럭 S2에 따라 유효한 값 V3를 BUS[2]에 로딩한다.

이후, D 플립플롭(607)은 버스 신호의 인코딩 장치로부터 출력되는 웨이브-버스 신호를 지연기(602, 604, 606)를 통해 지연된 클럭 S3에 따라 유효한 값 V4를 BUS[3]에 로딩한다.

전술한 바와 같이, 웨이브-버스 신호의 디코딩 장치는 1 비트의 웨이브-버스의 신호를 디코딩하여 V1, V2, V3 및 V4를 4 비트의 버스에 로딩한다.

도 6a 및 도 6b 는 인코딩 및 디코딩 장치의 시뮬레이션의 결과를 나타낸 파형도이다.

도 6a 는 인코딩 장치의 시뮬레이션의 결과를 나타낸 파형도로서, 외부에서 입력되는 클럭 및 4 비트 버스의 신호 입력에 따른 웨이브-버스의 신호 출력을 나타낸 것이다.

도면에 도시된 바와 같이, BUS[0]의 신호는 첫 번째 타임 슬라이스(time slice)동안만 웨이브-버스에 값을 로딩하고, BUS[1]의 신호는 지연 소자를 거친후 두 번째 타임 슬라이스동안만 웨이브-버스에 로딩하며, BUS[2]는 두 개의 지연 소자를 거친후 다음 지연단의 출력이 나오기 전까지만 웨이브-버스에 로딩되어 마지막에 하나의 신호 라인을 가지는 웨이브-버스에 실리게 된다.

도 6b 는 디코딩 장치의 시뮬레이션의 결과를 나타낸 파형도로서, 인코딩하기 위한 장치로부터 출력되는 웨이브-버스의 신호 입력과 외부에서 입력되는 클럭에 따른 4 비트 버스의 신호 출력을 나타낸 것이다.

도면에 도시된 바와 같이, 웨이브-버스는 1 비트의 라인을 통해 v0, v1, v2 및 v3이라는 4개의 비트 정보를 전송한다.

디코딩 장치는 하나의 라인의 웨이브-버스에 시분할 개념으로 먹싱(muxing)된 웨이브-버스와 같은 신호를 BUS[0], BUS[1], BUS[2] 및 BUS[3]으로 각각 디코딩한다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.

그러므로, 전술한 바와 같은 본 발명은, VLSI 칩 설계시 이용되는 데이터 버스 또는 어드레스 버스를 포함하는 임의의 신호 그룹을 성능 저하없이 1 비트의 웨이브-버스로 대체할 경우 더 작은 크기의 VLSI 칩을 구현할 수 있고, 메모리 읽기와 관련해서 여러 싸이클동안 전송되는 데이터를 하나의 싸이클동안 시분할하여 송수신함으로써 코어 로직과 고속 통신을 할 수 있는 효과가 있다.

Claims (2)

1. 외부의 입력클럭을 한 사이클내에서 소정의 시간으로 시분할하고, 상기 시간만큼 지연된 지연클럭 및 상기 시분할된 구간만큼의 펄스신호를 상기 지연클럭에 ??추어 차례로 출력하는 다수의 지연기와, 상기 입력클럭 또는 상기 지연클럭에 따라 다수 비트의 버스 신호를 차례로 저장하는 다수의 제1 신호저장수단과, 상기 펄스신호에 맞추어 상기 다수의 제1 신호저장수단으로부터 출력되는 상기 다수 비트의 버스 신호를 차례로 웨이브-버스로 출력하도록 스위칭하는 다수의 스위칭 수단으로 이루어진 인코딩 장치; 및

   상기 입력클럭 또는 상기 다수 지연기로부터 출력되는 상기 지연클럭에 따라 상기 웨이브-버스 신호를 차례로 저장하는 다수의 제2 신호저장수단으로 이루어진 디코딩 장치

   를 포함하는 버스신호 전송장치.
2. 제 1 항에 있어서,

   상기 다수의 제1 및 제2 신호저장수단은 D 플립플롭, D 래치 또는 JK 플립플롭 중에서 선택된 하나를 포함하여 이루어지는 것을 특징으로 하는 버스 신호 전송장치