KR100238179B1 - 범용성을 갖는 데이터경로 제어장치 - Google Patents

범용성을 갖는 데이터경로 제어장치 Download PDF

Info

Publication number
KR100238179B1
KR100238179B1 KR1019970016818A KR19970016818A KR100238179B1 KR 100238179 B1 KR100238179 B1 KR 100238179B1 KR 1019970016818 A KR1019970016818 A KR 1019970016818A KR 19970016818 A KR19970016818 A KR 19970016818A KR 100238179 B1 KR100238179 B1 KR 100238179B1
Authority
KR
South Korea
Prior art keywords
data
block
bit
system bus
speed
Prior art date
Application number
KR1019970016818A
Other languages
English (en)
Other versions
KR19980079141A (ko
Inventor
손민희
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970016818A priority Critical patent/KR100238179B1/ko
Publication of KR19980079141A publication Critical patent/KR19980079141A/ko
Application granted granted Critical
Publication of KR100238179B1 publication Critical patent/KR100238179B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/54—Interprogram communication
    • G06F9/541—Interprogram communication via adapters, e.g. between incompatible applications
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
    • G06F9/30079—Pipeline control instructions, e.g. multicycle NOP

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bus Control (AREA)

Abstract

본 발명은 범용성을 갖는 데이터경로 제어장치를 개시한다.
본 발명에 따른 시스템버스와 다중 프로세서 또는 서로 다른 두 방향으로의 데이터 전송 경로를 제어하는 범용성을 갖는 데이터경로 제어장치에 있어서, 다수의 프로세서와 시스템버스사이의 데이터 전송을 제어하는 데이터 교환 블록; 상기 데이터 교환 블록과 접속되고 상기 프로세서측마다 접속되어 상기 프로세서에서 처리할 데이터를 버스트로 리드하고 상기 시스템버스에 라이트할 수 있도록 데이터를 저장하는 파이프라인 레지스터; 상기 파이프라인 레지스터와 상기 프로세서마다 접속되어 상기 파이프라인 레지스터에 저장된 데이터를 리드시에 버스트로 리드할 수 있도록 하는 스피드업블록; 상기 스피드업블록과 접속하여 상기 스피드업블록에서 출력되는 데이터를 먹스하여 전송하는 먹스부를 포함함을 특징으로 한다.
상술한 바와 같이 본 발명에 의하면, 서로 다른 데이터 버스폭을 가진 다양한 보드에 대하여 범용성을 갖고 데이터 전송을 하며 또한, 파이프라인 레지스터를 이용하여 데이터 리드, 라이트를 수행함으로써, 단일 전송 뿐만아니라 버스트 전송을 할 수 있어, 데이터 전송속도를 향상시킨 데이터경로 장치를 제공한다.

Description

범용성을 갖는 데이터경로(path) 제어장치
본 발명은 범용성을 갖는 데이터 경로 제어장치에 관한 것으로서, 특히 시스템버스와 복수의 프로세서를 갖는 보드들 간의 데이터를 효과적으로 전송하는 데이터 경로 제어장치에 관한 것이다.
종래의 시스템보드 설계에서는 데이터경로(path) 디자인을 위해 많은 수의 래치(latch)나 FIFO(first in first out)소자 등을 사용하여 데이터의 전송을 수행하고, 올바른 데이터 전송을 위해 주변 제어회로와 타이밍 및 데이터 전송 에러검색회로 등을 구성하였다. 따라서, 일반적인 메모리 소자와 제어회로를 위한 프로그램머블 디바이스를 이용하여 데이터경로를 구성하는 설계에서는 많은 소자를 배치할 영역이 필요하였고, 각 회로간을 연결하는 회선의 복잡도와 길이가 증가하게됨에 따라 노이즈문제와 데이터 전달시간 지연등의 문제가 발생하여 고속회로 설계에 적합하지 않았다.
최근에 들어서는 일반적으로 ASIC화하기 편리한 데이터경로(path) 로직을 ASIC화하는 경향이 증대하고 있지만, 기존 ASIC의 경우 특정한 보드 또는 시스템에만 적용되는 단순한 데이터경로로서의 기능만을 수행하기 때문에 확장성이나 이식성이 없을 뿐만아니라, 저속의 보드만 지원하는 경향이 있어왔다.
이러한 이유로 특정용도 뿐만아니라 일반적으로 재활용이 가능한 데이터경로 ASIC의 설계를 통해 ASIC IC 활용도를 증대시킬 필요성이 요구되어 왔다.
본 발명이 이루고자하는 기술적 과제는 고속 데이터경로와 데이터 전송의 높은 신뢰성을 확보하며 타 시스템에서의 활용이 용이한 범용성을 갖는 데이터경로 제어장치를 제공하는 데 있다.
도 1은 본 발명에 따른 범용성을 갖는 데이터경로 제어장치를 내장한 보드의 블록도이다.
도 2는 도 1에 도시된 데이터경로 제어장치의 세부 블록도이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 시스템버스와 다중 프로세서 또는 서로 다른 두 방향으로의 데이터 전송 경로를 제어하는 범용성을 갖는 데이터경로 제어장치에 있어서, 다수의 프로세서와 시스템버스사이의 데이터 전송을 제어하는 데이터 교환 블록; 상기 데이터 교환 블록과 접속되고 상기 프로세서측마다 접속되어 상기 프로세서에서 처리할 데이터를 버스트로 리드하고 상기 시스템버스에 라이트할 수 있도록 데이터를 저장하는 파이프라인 레지스터; 상기 파이프라인 레지스터와 상기 프로세서마다 접속되어 상기 파이프라인 레지스터에 저장된 데이터를 리드시에 버스트로 리드할 수 있도록 하는 스피드업블록; 상기 스피드업블록과 접속하여 상기 스피드업블록에서 출력되는 데이터를 먹스하여 전송하는 먹스부를 포함함을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
도 1은 본 발명에 따른 범용성을 갖는 데이터경로 제어장치를 내장한 보드의 블록도이며, 도 2는 도 1에 도시된 데이터경로 제어장치의 세부 블록도이다.
보다 상세히는, 도 1 및 2에 도시된 블록도는 주전산기 III의 시스템버스와 듀얼프로세서를 가진 프로세서보드들 사이의 데이터 전송을 효과적으로 지원하기 위해 설계된 데이터경로 제어장치를 ASIC화한 일실시예를 보인다.
도 1에서, 한 장의 프로세서보드에 ASIC화된 4개의 데이터경로 제어장치인 4개의 DIXY(4, 5, 6, 7)가 장착되며 2개의 프로세서인 XMCM, YMCM(1, 2)과 시스템버스간에 128비트 데이터 전송을 지원하며 모드선택에 의해 XMCM, YMCM(10, 11)과 프로세서보드 내에 있는 국부(local)블록 즉, XLOCAL블록(16), YLOCAL블록(17)간에 32비트씩의 데이터 전송을 위한 별도의 데이터경로를 갖는다.
도 2에 도시된 프로세서보드내에 장착된 데이터경로 제어장치는 프로세서보드 내부의 프로세서블록인 XMCM, YMCM(1, 2)이 하나의 시스템버스 데이터 경로를 통하여 128비트 데이터 버스폭을 충돌없이 지원하도록 설계되었으며, 고속 데이터 전송을 수행하기 위해 데이터 리드 경로의 파이프-라인 레지스터(pipe-line register) 다음단에 플립플롭(F/F)부(14)를 접속하여 데이터 비트간의 전달시간 지연차를 해소할 수 있도록 디자인하였다.
XACH18PR(26)은 시스템버스로의 데이터를 라이트하기 위하여 XMCM(1)의 하이(high) 64비트 데이터 중에서 16비트 데이터 및 해당 8비트 패리티 중 2비트 데이터 패리티를 로드하기 위한 파이프라인 레지스터로서 시스템버스의 버스트데이터 전송을 지원할 수 있도록 4-depth로 이루어진다.
또한 XACL18PR(28)은 XACH18PR(26)과 동일한 4-depth로 이루어진 파이프라인 레지스터로서, 시스템버스로의 데이터를 라이트하기 위하여 XMCM(1)의 로우(low) 64비트 데이터 중에서 16비트 데이터 및 해당 8비트 패리티 중 2비트 데이터 패리티를 로드한다.
XCAH18PR(30)은 XMCM(1)으로 데이터 리드 사이클시에 데이터를 전송하기 위하여 128비트 데이터 버스폭의 시스템버스에서 하이 64비트 데이터 중에서 16비트 데이터 및 해당 8비트 패리티 중 2비트 데이터 패리티를 로드하기 위한 파이프라인 레지스터로서, 시스템버스의 버스트데이터 전송을 지원할 수 있도록 4-depth로 이루어진다.
XCAL18PR(32)은 XCAH18PR(30)과 동일한 4-depth로 이루어진 파이프라인 레지스터로서, 데이터 리드 사이클시에 데이터를 전송하기 위하여 128비트 데이터 버스폭의 시스템버스에서 하이 64비트 데이터 중에서 16비트 데이터 및 해당 8비트 패리티 중 2비트 데이터 패리티를 로드한다.
XDAPST(44)는 XLOCAL블록(3)으로 데이터를 라이트하기 위해 64비트 데이터 버스폭을 갖는 XMCM(1)의 상위 32비트 데이터 중 8비트 데이터 및 해당 4비트 패리티 중 1비트 패리티와 로우 32비트 데이터 중 8비트 데이터 및 해당 4비트 패리티 중 1비트 패리티 등 총 18비트를 래치할 수 있는 채널 X 직접억세스포트(direct access port)이다.
XTSPGEN(48)은 포트D로부터의 리드 데이터에 대한 이븐/오드 패리티생성로직이고, XYPCHKER(70)은 시스템버스로부터의 리드 데이터에 대한 이븐/오드 패리티를 검사하여 XMCM(1)과 YMCM(2)에서 입출력되는 데이터의 이상유무를 판별한다.
YBCH18PR(42)은 시스템버스로의 데이터를 라이트하기 위해 YMCM(2)의 하이 64비트 데이터 중 16비트 데이터 및 해당 8비트 패리티 중 2비트 데이터 패리티를 로드하기 위한 파이프라인 레지스터로서 시스템버스의 버스트 데이터 전송을 지원할 수 있도록 4-depth로 이루어진다.
또한, YBCLPR(40)은 YBCH18PR(42)와 동일한 4-depth로 이루어진 파이프라인 레지터로서, 시스템버스로의 데이터를 라이트하기 위해 YMCM(2)의 로우 64비트 데이터 중 16비트 데이터 및 해당 8비트 패리티 중 2비트 데이터 패리티를 로드한다.
YCBH18PR(38)은 시스템버스로부터 YMCM(2)에 데이터를 리드하기 위해 시스템버스의 하이 64비트 데이터 중 16비트 데이터 및 해당 8비트 패리티 중 2비트 데이터 패리티를 로드하기 위한 4-depth로 이루어진 파이프라인 레지스터로서 시스템버스의 버스트데이터 전송을 지원한다.
또한, YCBL18PR(36)은 YCBH18PR(38)과 동일한 4-depth로 이루어진 파이프라인 레지스터로서, 시스템버스로부터 YMCM(2)에 데이터를 리드하기 위해 시스템버스의 하이 64비트 데이터 중 16비트 데이터 및 해당 8비트 패리티 중 2비트 데이터 패리티를 로드한다.
YDAPST(64)는 YLOCAL블록(8)의 데이터를 라이트하기 위해 64비트의 데이터폭을 갖는 YMCM(2)의 상위 32비트 데이터 중 8비트 데이터 및 해당 4비트 패리티 중 1비트 패리티와 로우 32비트 데이터 중 8비트 데이터 및 해당 4비트 패리티 중 1비트 패리티 등 총 18비트를 래치할 수 있는 채널 Y 직접억세스포트이다.
YDAPTS(61)는 YLOCAL블록(8)으로부터 데이터를 리드하기 위해 YMCM(2)을 위한 상위 32비트 데이터 중 8비트 데이터 및 해당 4비트 패리티 중 1비트 패리티와 하위 32비티 데이터 중 8비트 데이터 및 해당 4비트 패리티 중 1비트 패리티증 총 18비트를 래치할 수 있는 채널 X 직접억세스포트이며 각각 9비트 단위로 래치인에이블을 할 수 있다.
YTSPGEN(66)은 YLOCAL블록(8)으로부터 리드한 데이터의 이븐/오드를 선택할 수 있는 패리티 생성기 로직이다.
ACELOCAL블록(52, 56)은 보드선택신호가 로우레벨일때만 액티브되는 블록으로 ASIC화된 DIXY(4 내지 7)가 프로세서보드가 아닌 다른 보드에서 사용되어질 수 있도록 설계된 블록이다. ACELOCAL블록(52, 56)은 먼저 시스템버스로부터 X, YLOCAL블록(3, 8)으로 데이터를 전달하는 미도시된 데이터리드블록, X, YLOCAL블록(3, 8)으로부터 시스템버스로 데이터를 전달하는 데이터라이트블록, 데이터리드시 X,Y 포트로 각각 데이터 비트를 전달해 주는 분배기 등으로 구성되어 진다.
모든 데이터 리드 사이클에서 데이터리드 블록은 시스템버스의 32비트 데이터가 X, YLOCAL블록(3, 8)으로 구분되어 상위 16비트는 XLOCAL블록(3)으로, 하위 16비트는 YLOCAL블록(8)으로 전송된다.
2개의 포트로 구분되어진 버스데이터는 LOCAL데이터 비트폭인 8비트로 억세스하기 위하여 제어신호에 의해 미도시된 다수개의 XLOCAL포트와 YLOCAL포트 레지스터에 임시 저장된다.
다수개의 XLOCAL포트와 YLOCAL포트 레지스터에 임시 저장된 데이터는 MUX블록으로 전달되어 진다. 모든 데이터 라이트 사이클에서 XLOCAL블록(3) 데이터 경로와 YLOCAL블록(8) 데이터 경로를 통하여 라이트되는 32비트폭의 데이터는 데이터 교환블록(DATA EXCHANGE BLOCK)(68)으로 전달된다.
즉, 기존 프로세서보드의 미도시된 LOCAL to MCM 제어신호인 x11ests0, x11est1, yllets0, yllets1의 4개의 신호를 이용하여 8비트폭의 LOCAL 데이터 포트를 통해 32비트의 라이트 데이터를 전달하는 기능을 수행한다.
데이터 리드 사이클에서 LOCAL포트로 전달되어지는 데이터는 BDSEL 신호에 의해 선택적으로 전송되며, 이는 다시 MCM to LOCAL 경로의 라이트 데이터와 LDODE라는 선택신호에 의해 선택적으로 전송된다.
파이프라인 레지스터(14) 다음 단에 플립플롭을 두어, 파이프라인 레지스터의 출력데이터를 한 클락 다음부터 가져가도록 함으로써, 한 클락 뒤부터는 매 클락마다 데이터를 가져가기 때문에 데이터의 전송속도가 향상된다.
상술한 바와 같이 본 발명에 의하면, 제어신호들을 두가지로 분류하여 일반적인 제어신호는 ASIC 내부에서 생성하고 시스템에 따라 변할 수 있는 제어신호들은 외부에서 제공받도록 설계함으로써, 서로 다른 데이터 버스폭을 가진 다양한 보드에 대하여 범용성을 갖고 데이터 전송을 하며 또한, 파이프라인 레지스터를 이용하여 데이터 리드, 라이트를 수행함으로써, 단일 전송 뿐만아니라 버스트 전송을 할 수 있어, 데이터 전송속도를 향상시킨다.

Claims (2)

  1. 시스템버스와 다중 프로세서 또는 서로 다른 두 방향으로의 데이터 전송 경로를 제어하는 범용성을 갖는 데이터경로 제어장치에 있어서,
    다수의 프로세서와 시스템버스사이의 데이터 전송을 제어하는 데이터 교환 블록;
    상기 데이터 교환 블록과 접속되고 상기 프로세서측마다 접속되어 상기 프로세서에서 처리할 데이터를 버스트로 리드하고 상기 시스템버스에 라이트할 수 있도록 데이터를 저장하는 파이프라인 레지스터;
    상기 파이프라인 레지스터와 상기 프로세서마다 접속되어 상기 파이프라인 레지스터에 저장된 데이터를 리드시에 버스트로 리드할 수 있도록 하는 스피드업블록;
    상기 스피드업블록과 접속하여 상기 스피드업블록에서 출력되는 데이터를 먹스하여 전송하는 먹스부를 포함함을 특징으로 하는 데이터경로 제어장치.
  2. 제1항에 있어서,
    상기 스피드업블록은 다수개의 플립플롭으로 구성됨을 특징으로 하는 데이터경로 제어장치.
KR1019970016818A 1997-04-30 1997-04-30 범용성을 갖는 데이터경로 제어장치 KR100238179B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970016818A KR100238179B1 (ko) 1997-04-30 1997-04-30 범용성을 갖는 데이터경로 제어장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970016818A KR100238179B1 (ko) 1997-04-30 1997-04-30 범용성을 갖는 데이터경로 제어장치

Publications (2)

Publication Number Publication Date
KR19980079141A KR19980079141A (ko) 1998-11-25
KR100238179B1 true KR100238179B1 (ko) 2000-01-15

Family

ID=19504674

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970016818A KR100238179B1 (ko) 1997-04-30 1997-04-30 범용성을 갖는 데이터경로 제어장치

Country Status (1)

Country Link
KR (1) KR100238179B1 (ko)

Also Published As

Publication number Publication date
KR19980079141A (ko) 1998-11-25

Similar Documents

Publication Publication Date Title
KR100288038B1 (ko) 초대규모집적에 적합한 파이프라인 반도체장치
US5313624A (en) DRAM multiplexer
US6381684B1 (en) Quad data rate RAM
US5418911A (en) Data path switch method and apparatus that provides capacitive load isolation
US5347523A (en) Data processing system having serial self address decoding and method of operation
JPH04273506A (ja) マルチクロック同期プロセッサユニット
US7710789B2 (en) Synchronous address and data multiplexed mode for SRAM
US5740385A (en) Low load host/PCI bus bridge
US5630086A (en) Apparatus systems and methods for controlling electronic memories
US20050278490A1 (en) Memory access control apparatus and method of controlling memory access
US5406607A (en) Apparatus, systems and methods for addressing electronic memories
KR100476895B1 (ko) 가변 가능한 데이터 전송 모드를 갖는 인터페이스 장치 및그것의 동작 방법
US5363494A (en) Bus interface circuit for connecting bus lines having different bit ranges
KR100238179B1 (ko) 범용성을 갖는 데이터경로 제어장치
US6295246B2 (en) Method for receiving data from a storage device
US6839856B1 (en) Method and circuit for reliable data capture in the presence of bus-master changeovers
JP2001256109A5 (ko)
US11093434B2 (en) Communication system and operation method
KR19980068130A (ko) 공유메모리를 이용한 데이터 액세스 제어장치
JPH05189296A (ja) 単一のビットメモリに対する同時書き込みアクセス装置
KR100252508B1 (ko) 통신처리시스템의 프로세서 보드에서 롬 인터페이스장치
USRE35978E (en) Control circuit of dynamic random access memory
US6477608B1 (en) Interface circuit for transferring data on bus between modules of integrated circuit with reduced delay
KR100340058B1 (ko) 버스신호전송장치
KR200210744Y1 (ko) 복수개의 보드간 프로세서 통신 장치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19970430

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19970430

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19990928

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19991013

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19991014

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20020924

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20030922

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20040920

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20050921

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20060920

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20070910

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20070910

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20090910