JPH04273506A - マルチクロック同期プロセッサユニット - Google Patents
マルチクロック同期プロセッサユニットInfo
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- JPH04273506A JPH04273506A JP3252099A JP25209991A JPH04273506A JP H04273506 A JPH04273506 A JP H04273506A JP 3252099 A JP3252099 A JP 3252099A JP 25209991 A JP25209991 A JP 25209991A JP H04273506 A JPH04273506 A JP H04273506A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、データ処理シ
ステムに係り、より詳細には、あるクロック周波数でク
ロックされる論理回路の一部分と、別のクロック周波数
でクロックされる別の部分とを有するプロセッサユニッ
トに係る。
ステムに係り、より詳細には、あるクロック周波数でク
ロックされる論理回路の一部分と、別のクロック周波数
でクロックされる別の部分とを有するプロセッサユニッ
トに係る。
【０００２】
【従来の技術】今日使用されている全てではないが多く
のプロセッサユニットは、周期的なクロック信号（“ク
ロック”）に同調するようにオペレーションが同期的に
行われる同期マシンである。従って、例えば、クロック
のあるレベルから別のレベルへの遷移に応答して命令が
実行され、データが転送され、信号が発生される。
のプロセッサユニットは、周期的なクロック信号（“ク
ロック”）に同調するようにオペレーションが同期的に
行われる同期マシンである。従って、例えば、クロック
のあるレベルから別のレベルへの遷移に応答して命令が
実行され、データが転送され、信号が発生される。
【０００３】典型的に、同期プロセッサユニットの全て
の部分は同じクロック速度で動作される。しかしながら
、あるプロセッサオペレーションは、他のプロセッサオ
ペレーションよりも非常に頻繁に生じることが知られて
いる。実際に、頻繁に生じるオペレーションの約９５％
は、例えば、プロセッサユニットを構成しているロジッ
ク回路の約５０％において実行されることが確立されて
いる。従って、プロセッサオペレーションの大部分を実
行する回路の部分を速いクロックで動作させる一方、ロ
ジック回路の他部分を遅いクロックで動作させることに
より、プロセッサユニットのオペレーションを向上させ
ることができる。これは、ほとんど電力を消費せず、ほ
とんど電気ノイズを発生せず、ほとんど熱出力を発生せ
ず、ほとんどヒートシンク容量を必要とせず、安価な技
術で実施することができ且つ僅かな半導体面積で製造で
きるといったやり方で、低速動作部分を動作させること
ができる。これと同時に、全プロセッサ速度（即ち、ワ
ークスループット）が増加される。
の部分は同じクロック速度で動作される。しかしながら
、あるプロセッサオペレーションは、他のプロセッサオ
ペレーションよりも非常に頻繁に生じることが知られて
いる。実際に、頻繁に生じるオペレーションの約９５％
は、例えば、プロセッサユニットを構成しているロジッ
ク回路の約５０％において実行されることが確立されて
いる。従って、プロセッサオペレーションの大部分を実
行する回路の部分を速いクロックで動作させる一方、ロ
ジック回路の他部分を遅いクロックで動作させることに
より、プロセッサユニットのオペレーションを向上させ
ることができる。これは、ほとんど電力を消費せず、ほ
とんど電気ノイズを発生せず、ほとんど熱出力を発生せ
ず、ほとんどヒートシンク容量を必要とせず、安価な技
術で実施することができ且つ僅かな半導体面積で製造で
きるといったやり方で、低速動作部分を動作させること
ができる。これと同時に、全プロセッサ速度（即ち、ワ
ークスループット）が増加される。
【０００４】
【発明の構成】本発明によれば、プロセッサユニットは
一般に２つの部分に分割され、各部分は異なったクロッ
ク周波数で別々に動作される。一方の部分は、速いクロ
ックで動作し、プロセッサのオペレーションに最も頻繁
に使用される回路を含んでいるのが好ましい。即ち、命
令を実行すると共に、例えば、種々の論理及び演算機能
を実行するための実行ユニットや、命令及びデータを記
憶するためのメモリユニットが含まれる。第２の部分は
、ゆっくりとしたクロックで動作するもので、プロセッ
サのオペレーションにあまり頻繁に使用されない回路素
子、例えば、プロセッサユニットの外部通信を取り扱う
ものに典型的に関連した回路素子を含む。これら部分の
素子間で情報（例えば、命令、コマンド及びデータ）を
通信するために各部分ごとに１つづつ合計２つのデータ
バスが設けられている。その一方のメインデータバスは
、実行ユニット及びメモリを含む高速クロック部分の素
子間で情報を通信し、そして拡張データバスは、プロセ
ッサユニットの第２のゆっくりとしたクロック部分の回
路素子を互いに通信するものである。バッファ機構は、
メインデータバスと拡張データバスを互いに選択的に接
続し、２つの部分間で情報の交換を選択的に行えるよう
にする。
一般に２つの部分に分割され、各部分は異なったクロッ
ク周波数で別々に動作される。一方の部分は、速いクロ
ックで動作し、プロセッサのオペレーションに最も頻繁
に使用される回路を含んでいるのが好ましい。即ち、命
令を実行すると共に、例えば、種々の論理及び演算機能
を実行するための実行ユニットや、命令及びデータを記
憶するためのメモリユニットが含まれる。第２の部分は
、ゆっくりとしたクロックで動作するもので、プロセッ
サのオペレーションにあまり頻繁に使用されない回路素
子、例えば、プロセッサユニットの外部通信を取り扱う
ものに典型的に関連した回路素子を含む。これら部分の
素子間で情報（例えば、命令、コマンド及びデータ）を
通信するために各部分ごとに１つづつ合計２つのデータ
バスが設けられている。その一方のメインデータバスは
、実行ユニット及びメモリを含む高速クロック部分の素
子間で情報を通信し、そして拡張データバスは、プロセ
ッサユニットの第２のゆっくりとしたクロック部分の回
路素子を互いに通信するものである。バッファ機構は、
メインデータバスと拡張データバスを互いに選択的に接
続し、２つの部分間で情報の交換を選択的に行えるよう
にする。
【０００５】クロック発生器は、２つの部分に対し各々
独立した“高速”及び“低速”クロックを発生する。こ
のクロック発生器は、実行ユニットによって実行されて
いる命令を監視する検出ロジックを備えている。クロッ
ク発生器の検出ロジックによる検出は、２つの部分間で
通信されるべき情報を必要とする命令の中でも、クロッ
ク発生器が高速クロックと低速クロックとを同期させる
ようにし、メインデータバス及び拡張データバスを経て
バッファが２つの部分間で同期した情報通信を行えるよ
うにする。
独立した“高速”及び“低速”クロックを発生する。こ
のクロック発生器は、実行ユニットによって実行されて
いる命令を監視する検出ロジックを備えている。クロッ
ク発生器の検出ロジックによる検出は、２つの部分間で
通信されるべき情報を必要とする命令の中でも、クロッ
ク発生器が高速クロックと低速クロックとを同期させる
ようにし、メインデータバス及び拡張データバスを経て
バッファが２つの部分間で同期した情報通信を行えるよ
うにする。
【０００６】本発明によって多数の効果が達成される。
まず、２つ以上の異なったクロック信号を用いることに
より、プロセッサユニットのある部分が他の部分よりも
高い速度で動作することができる。これにより、低速動
作部分は、ほとんど電力を消費せず、ヒートシンクをほ
とんど必要とせず、しかもあまり厳密な設計要求を受け
ないという点で、異なった処理をすることができる。低
速クロック部品は、小さな半導体領域において安価な回
路で実施することができる。又、低速動作は、電磁障害
の発生を低減する。
より、プロセッサユニットのある部分が他の部分よりも
高い速度で動作することができる。これにより、低速動
作部分は、ほとんど電力を消費せず、ヒートシンクをほ
とんど必要とせず、しかもあまり厳密な設計要求を受け
ないという点で、異なった処理をすることができる。低
速クロック部品は、小さな半導体領域において安価な回
路で実施することができる。又、低速動作は、電磁障害
の発生を低減する。
【０００７】更に、本発明は、既存のプロセッサ設計を
容易に変更してこれら部分が設計上異なったクロック速
度で動作できるようにし、しかも不当で高価な修正が生
じないようにすることができる。これにより、実質的な
再設計の必要なく既存のプロセッサ設計のワークスルー
プットを増加することができる。
容易に変更してこれら部分が設計上異なったクロック速
度で動作できるようにし、しかも不当で高価な修正が生
じないようにすることができる。これにより、実質的な
再設計の必要なく既存のプロセッサ設計のワークスルー
プットを増加することができる。
【０００８】本発明のこれら及び他の特徴及び効果は、
添付図面を参照した以下の詳細な説明より当業者に明ら
かとなろう。
添付図面を参照した以下の詳細な説明より当業者に明ら
かとなろう。
【０００９】
【実施例】添付図面の図１には、本発明の技術によって
構成されたプロセッサユニットが参照番号１０で一般的
に示されている。図示されたように、プロセッサユニッ
ト１０の種々の回路素子は、好ましくはプロセッサオペ
レーションにおける使い方に基づいて２つの部分に分割
される。即ち、それは、プロセッサオペレーションに最
も頻繁に使用される素子を含んでいる“高速”部分１２
と、あまり頻繁に使用しない回路素子を含んでいる“低
速”部分１４とである。明らかなように、高速及び低速
部分１２、１４の明確な特徴は、各部分を動作するのに
用いるクロック信号の周波数である。図示されたように
、高速部分１２は、低速部分１４を形成する回路を動作
するのに用いるものよりも高い周波数を有するクロック
信号で動作される。
構成されたプロセッサユニットが参照番号１０で一般的
に示されている。図示されたように、プロセッサユニッ
ト１０の種々の回路素子は、好ましくはプロセッサオペ
レーションにおける使い方に基づいて２つの部分に分割
される。即ち、それは、プロセッサオペレーションに最
も頻繁に使用される素子を含んでいる“高速”部分１２
と、あまり頻繁に使用しない回路素子を含んでいる“低
速”部分１４とである。明らかなように、高速及び低速
部分１２、１４の明確な特徴は、各部分を動作するのに
用いるクロック信号の周波数である。図示されたように
、高速部分１２は、低速部分１４を形成する回路を動作
するのに用いるものよりも高い周波数を有するクロック
信号で動作される。
【００１０】更に、高速部分１２は、メインデータバス
２６及びアドレスバス２８によりメモリ回路に接続され
た命令実行ユニット２０を備えており、メモリ回路はキ
ャッシュメモリ２２及び３２メガバイトのメインメモリ
２４で構成される。キャッシュメモリ２２は命令実行ユ
ニット２０のための制御記憶装置として働き、これは、
命令実行ユニット２０の動作を行う制御命令及びデータ
を含んでいる。
２６及びアドレスバス２８によりメモリ回路に接続され
た命令実行ユニット２０を備えており、メモリ回路はキ
ャッシュメモリ２２及び３２メガバイトのメインメモリ
２４で構成される。キャッシュメモリ２２は命令実行ユ
ニット２０のための制御記憶装置として働き、これは、
命令実行ユニット２０の動作を行う制御命令及びデータ
を含んでいる。
【００１１】命令実行ユニット２０は、キャッシュ２２
からアクセスされた中央命令に応答して、プロセッサユ
ニット１０がプロセッサとして働くのに必要な種々の算
術、論理及び制御機能を実行するという点で、一般的に
従来設計のものである。実際に、本発明を実施するため
にプロセッサユニット１０に組み込まれる回路素子を除
いて、プロセッサユニット自体は従来設計のものである
。
からアクセスされた中央命令に応答して、プロセッサユ
ニット１０がプロセッサとして働くのに必要な種々の算
術、論理及び制御機能を実行するという点で、一般的に
従来設計のものである。実際に、本発明を実施するため
にプロセッサユニット１０に組み込まれる回路素子を除
いて、プロセッサユニット自体は従来設計のものである
。
【００１２】メインメモリ２４は、メインデータバス２
６及びアドレスバス２８を経て通信される情報からメモ
リアクセスのためのアドレスを発生するアドレスロジッ
ク３０を備えている。メモリ制御ユニット（ＭＣＵ）３
１は、適当なタイミングでアクセス（例えば、読み取り
又は書き込み）に必要な信号を発生する。メインメモリ
２４は、ダイナミック・ランダム・アクセス・メモリ（
ＤＲＡＭ）であるのが好ましい。従って、ＭＣＵ３１は
、必要なリフレッシュ信号も発生する。典型的に、アド
レスバス２８を経て通信されるアドレスにより最も頻繁
にアクセスされるのは、キャッシュメモリ２２である。
６及びアドレスバス２８を経て通信される情報からメモ
リアクセスのためのアドレスを発生するアドレスロジッ
ク３０を備えている。メモリ制御ユニット（ＭＣＵ）３
１は、適当なタイミングでアクセス（例えば、読み取り
又は書き込み）に必要な信号を発生する。メインメモリ
２４は、ダイナミック・ランダム・アクセス・メモリ（
ＤＲＡＭ）であるのが好ましい。従って、ＭＣＵ３１は
、必要なリフレッシュ信号も発生する。典型的に、アド
レスバス２８を経て通信されるアドレスにより最も頻繁
にアクセスされるのは、キャッシュメモリ２２である。
【００１３】命令実行ユニット２０によって実行される
命令の形式に関する情報は、４ビットニブル及びパリテ
ィの形態で発生されて状態バス（ＳＴＡＴ）３２を経て
送られる。特に図示してないが、このＳＴＡＴバス上の
情報は、デコード回路（図示せず）を介してキャッシュ
メモリ２２によって使用され、キャッシュメモリ２２の
アクセスがいつ行われるか及びアクセスされる情報の形
式（例えば、制御命令、データ等）を判断する。
命令の形式に関する情報は、４ビットニブル及びパリテ
ィの形態で発生されて状態バス（ＳＴＡＴ）３２を経て
送られる。特に図示してないが、このＳＴＡＴバス上の
情報は、デコード回路（図示せず）を介してキャッシュ
メモリ２２によって使用され、キャッシュメモリ２２の
アクセスがいつ行われるか及びアクセスされる情報の形
式（例えば、制御命令、データ等）を判断する。
【００１４】上記したように、低速部分１４は、例えば
、入力／出力オペレーションのようなプロセッサオペレ
ーションの間にあまり頻繁に使用されないプロセッサユ
ニット１０の要素を含むのが好ましい。本発明は、プロ
セッサからプロセッサへの通信が冗長なプロセッサ間バ
スを経て行われるマルチプロセッサ形態に使用するよう
に設計されている。このようなマルチプロセッサシステ
ムの説明は、米国特許第４，２２８，４９６号又は第４
，８８８，６８４号に見られる。それ故、プロセッサユ
ニット１０は、プロセッサ間バス（ＩＰＢ）Ｘ及びＹの
各々にインターフェイスするロジックをＩＰＢインター
フェイスユニット５０及び５２の形態で備えている。
、入力／出力オペレーションのようなプロセッサオペレ
ーションの間にあまり頻繁に使用されないプロセッサユ
ニット１０の要素を含むのが好ましい。本発明は、プロ
セッサからプロセッサへの通信が冗長なプロセッサ間バ
スを経て行われるマルチプロセッサ形態に使用するよう
に設計されている。このようなマルチプロセッサシステ
ムの説明は、米国特許第４，２２８，４９６号又は第４
，８８８，６８４号に見られる。それ故、プロセッサユ
ニット１０は、プロセッサ間バス（ＩＰＢ）Ｘ及びＹの
各々にインターフェイスするロジックをＩＰＢインター
フェイスユニット５０及び５２の形態で備えている。
【００１５】プロセッサユニット１０と、種々の周辺ユ
ニット、例えば、磁気ディスク及び／又はテープの形態
の追加記憶装置、プリンタ、ターミナル、等との間の通
信については、入力／出力チャンネル（ＩＯＣ）５４が
プロセッサユニット１０をＩ／Ｏバス５５に接続する。
ニット、例えば、磁気ディスク及び／又はテープの形態
の追加記憶装置、プリンタ、ターミナル、等との間の通
信については、入力／出力チャンネル（ＩＯＣ）５４が
プロセッサユニット１０をＩ／Ｏバス５５に接続する。
【００１６】低速部分１４には、メインテナンス診断プ
ロセッサＭＤＰ５６も含まれている。このＭＤＰ５６は
、プロセッサユニット１０の確実性を保証するように種
々のメインテナンス／診断機能を取り扱う役目を果たす
個別の特殊目的のプロセッサユニットである。１つの例
外を除いてＭＤＰ５６によって実行されるほとんどの機
能は、本発明に関連したものではない。この例外とは、
ＥＸＥＣ信号の発生であり、これは、プロセッサユニッ
ト１０内の多数の位置で受け取られると、プロセッサユ
ニットの動作を行えるようにする。
ロセッサＭＤＰ５６も含まれている。このＭＤＰ５６は
、プロセッサユニット１０の確実性を保証するように種
々のメインテナンス／診断機能を取り扱う役目を果たす
個別の特殊目的のプロセッサユニットである。１つの例
外を除いてＭＤＰ５６によって実行されるほとんどの機
能は、本発明に関連したものではない。この例外とは、
ＥＸＥＣ信号の発生であり、これは、プロセッサユニッ
ト１０内の多数の位置で受け取られると、プロセッサユ
ニットの動作を行えるようにする。
【００１７】低速部分１４の個々の素子、即ちＩＰＢ５
０、５２、ＩＯＣ５４、及びＭＤＰ５６は、拡張データ
バス６０によって通信するように互いに接続される。低
速部分１４の素子は、典型的に、１つの例外を除いて互
いに通信しない。即ち、それは、高速部分１２と低速部
分１４との間での通信に使用しない各低速クロックサイ
クルごとに、ユニット５０−５６の１つが拡張データバ
ス６０を経てデータワードを送信し、これが他のユニッ
トによって受け取られるものである。拡張データバス６
０（及びメインデータバス２６）を経て送信されるデー
タワードの各々には、エラーチェックの目的でパリティ
が付けられる。このため、低速部分１４のユニットは、
エラーチェックについてのみ互いに通信する。高速部分
１２（即ち、実行ユニット２０）と低速部分１４の要素
との間で情報転送が行われる。この目的で、拡張データ
バス６０は、３状態バッファユニット６２によってメイ
ンデータバス２６に接続され、３状態バッファユニット
は２ビットバッファ制御（ＢＵＦＦＥＲ ＣＴＲＬ）
信号によって制御される。このＢＵＦＦＥＲ ＣＴＲ
Ｌが発生されると、２つのデータバス２６、６０が互い
に電気的に接続され、メイン及び拡張データバス２６、
６０の一方から他方へ情報が通信される。又、ＢＵＦＦ
ＥＲ ＣＴＲＬは、通信の方向（例えば、高速部分１
２から低速部分１４へ）を識別する。ＢＵＦＦＥＲ
ＣＴＲＬが発生されない場合には、メインデータバス２
６が拡張データバス６０から効果的にデカップルされ、
従って、２つの部分が独立して動作しているときには、
拡張データバス６０上のデータの流れがメインデータバ
ス２６上のデータに干渉しないし、又その逆も起こり得
ない。
０、５２、ＩＯＣ５４、及びＭＤＰ５６は、拡張データ
バス６０によって通信するように互いに接続される。低
速部分１４の素子は、典型的に、１つの例外を除いて互
いに通信しない。即ち、それは、高速部分１２と低速部
分１４との間での通信に使用しない各低速クロックサイ
クルごとに、ユニット５０−５６の１つが拡張データバ
ス６０を経てデータワードを送信し、これが他のユニッ
トによって受け取られるものである。拡張データバス６
０（及びメインデータバス２６）を経て送信されるデー
タワードの各々には、エラーチェックの目的でパリティ
が付けられる。このため、低速部分１４のユニットは、
エラーチェックについてのみ互いに通信する。高速部分
１２（即ち、実行ユニット２０）と低速部分１４の要素
との間で情報転送が行われる。この目的で、拡張データ
バス６０は、３状態バッファユニット６２によってメイ
ンデータバス２６に接続され、３状態バッファユニット
は２ビットバッファ制御（ＢＵＦＦＥＲ ＣＴＲＬ）
信号によって制御される。このＢＵＦＦＥＲ ＣＴＲ
Ｌが発生されると、２つのデータバス２６、６０が互い
に電気的に接続され、メイン及び拡張データバス２６、
６０の一方から他方へ情報が通信される。又、ＢＵＦＦ
ＥＲ ＣＴＲＬは、通信の方向（例えば、高速部分１
２から低速部分１４へ）を識別する。ＢＵＦＦＥＲ
ＣＴＲＬが発生されない場合には、メインデータバス２
６が拡張データバス６０から効果的にデカップルされ、
従って、２つの部分が独立して動作しているときには、
拡張データバス６０上のデータの流れがメインデータバ
ス２６上のデータに干渉しないし、又その逆も起こり得
ない。
【００１８】本発明によれば、高速及び低速部分１２、
１４は、異なった周波数を有するクロック信号によって
クロックされる。クロック間の同期をとってデータバス
２６と６０とを相互接続しなければならないのは、２つ
の別々の部分間に情報を通すべきときだけである。
１４は、異なった周波数を有するクロック信号によって
クロックされる。クロック間の同期をとってデータバス
２６と６０とを相互接続しなければならないのは、２つ
の別々の部分間に情報を通すべきときだけである。
【００１９】各部分によって使用されるクロック信号は
、マスター発振器７２によって発生された周期的な１５
ナノ秒のマスタークロック信号（ＭＣＬＫ）に応答して
動作するクロック発生器７０により発生される。クロッ
ク発生器７０は、ＭＣＬＫから、高速部分１２及び低速
部分１４の素子の同期動作に必要なクロック信号を発生
する。主たるクロックは、高速部分１２についてはＦＡ
ＳＴ ＣＬＫ及び２ＸＦＡＳＴ ＣＬＫであり、そ
して低速部分１４についてはＳＬＯＷ ＣＬＫである
。ＩＮ ＣＬＫ及びＯＵＴ ＣＬＫ信号は、インラ
ッチ８０の状態情報を以下で述べるように命令実行ユニ
ット２０の動作と同期させるようにラッチするのに用い
られる。 同様に、クロック発生器７０により発生されるＯＵＴ
ＣＬＫ信号は、アウトラッチ７６にアドレス及び制御
信号を同期をとって（低速部分１４に対して）ロードす
るように働く。
、マスター発振器７２によって発生された周期的な１５
ナノ秒のマスタークロック信号（ＭＣＬＫ）に応答して
動作するクロック発生器７０により発生される。クロッ
ク発生器７０は、ＭＣＬＫから、高速部分１２及び低速
部分１４の素子の同期動作に必要なクロック信号を発生
する。主たるクロックは、高速部分１２についてはＦＡ
ＳＴ ＣＬＫ及び２ＸＦＡＳＴ ＣＬＫであり、そ
して低速部分１４についてはＳＬＯＷ ＣＬＫである
。ＩＮ ＣＬＫ及びＯＵＴ ＣＬＫ信号は、インラ
ッチ８０の状態情報を以下で述べるように命令実行ユニ
ット２０の動作と同期させるようにラッチするのに用い
られる。 同様に、クロック発生器７０により発生されるＯＵＴ
ＣＬＫ信号は、アウトラッチ７６にアドレス及び制御
信号を同期をとって（低速部分１４に対して）ロードす
るように働く。
【００２０】本発明の好ましい実施例では、ＦＡＳＴ
ＣＬＫとＳＬＯＷ ＣＬＫの周波数の比が３：２で
あるが、これとは別の比を用いてもよいことは明らかで
あろう。ＦＡＳＴ ＣＬＫ信号は、高速部分１２の命
令実行ユニット２０及び他の回路の同期動作（キャッシ
ュ及びメインメモリ２２及び２４とそれに関連した回路
の動作を含む）に使用される。２ＸＦＡＳＴ ＣＬＫ
信号は、種々のタイミング取りの目的でＭＣＵ３１によ
って使用される。
ＣＬＫとＳＬＯＷ ＣＬＫの周波数の比が３：２で
あるが、これとは別の比を用いてもよいことは明らかで
あろう。ＦＡＳＴ ＣＬＫ信号は、高速部分１２の命
令実行ユニット２０及び他の回路の同期動作（キャッシ
ュ及びメインメモリ２２及び２４とそれに関連した回路
の動作を含む）に使用される。２ＸＦＡＳＴ ＣＬＫ
信号は、種々のタイミング取りの目的でＭＣＵ３１によ
って使用される。
【００２１】ＳＬＯＷ ＣＬＫは、低速部分１４の素
子の同期動作を行うのに用いられる。
子の同期動作を行うのに用いられる。
【００２２】説明が少し脇道にそれるが、プロセッサユ
ニット１０のようなプロセッサユニット（本発明の特徴
を実施しない）の同期動作は、典型的に、周期的なクロ
ック信号の低レベルと高レベルとの間の遷移の１つ又は
別のものにおいて状態変化を受ける。例えば、本発明の
技術を用いていない従来設計においては、データが同じ
クロック信号によりそのクロック信号の同じ遷移（例え
ば、低−高）に対して命令実行ユニット２０からＩＯＣ
へ転送される。非同期の転送を行って（同期動作される
ユニット間で）、特定のクロック遷移に対して情報転送
を行う必要性を排除してもよいが、この場合は、このよ
うな転送に対してロジックを特に設計する必要があり、
これは低速の技術である。
ニット１０のようなプロセッサユニット（本発明の特徴
を実施しない）の同期動作は、典型的に、周期的なクロ
ック信号の低レベルと高レベルとの間の遷移の１つ又は
別のものにおいて状態変化を受ける。例えば、本発明の
技術を用いていない従来設計においては、データが同じ
クロック信号によりそのクロック信号の同じ遷移（例え
ば、低−高）に対して命令実行ユニット２０からＩＯＣ
へ転送される。非同期の転送を行って（同期動作される
ユニット間で）、特定のクロック遷移に対して情報転送
を行う必要性を排除してもよいが、この場合は、このよ
うな転送に対してロジックを特に設計する必要があり、
これは低速の技術である。
【００２３】特に指示のない限り、プロセッサ１０の主
要（クロックされる）素子は、ＦＡＳＴ ＣＬＫ（高
速部分１２の素子の場合）又はＳＬＯＷ ＣＬＫ（低
速部分１４の素子の場合）の低−高遷移（“立ち上がり
エッジ”）の際に状態を変える。従って、高速部分１２
と低速部分１４との間で各々メインデータバス２６及び
拡張データバス６０を経て情報の同期転送を行うために
は、転送動作（例えば、バスからの情報を受け入れてバ
スに情報を発生する、等）を同じ立ち上がりエッジに対
して行わねばならない。例えば、メイン及び拡張データ
バス２６、６０を経て高速部分１２から低速部分１４へ
データを転送すべきであると仮定する。この転送を行う
命令は、ＦＡＳＴ ＣＬＫの立ち上がりエッジで、命
令実行ユニット２０において実行（命令サイクル）を開
始する。その命令サイクルの間に、メイン／拡張データ
バス２６／６０にデータが出される。このデータは、次
の命令サイクル（ＦＡＳＴ ＣＬＫの次に続く立ち上
がりエッジで開始される）がメインデータバス２６上で
行われるまでに、ＦＡＳＴ ＣＬＫの次に続く立ち上
がりエッジの前に（又はそれと共に）低速部分１２によ
って受け入れられねばならない。
要（クロックされる）素子は、ＦＡＳＴ ＣＬＫ（高
速部分１２の素子の場合）又はＳＬＯＷ ＣＬＫ（低
速部分１４の素子の場合）の低−高遷移（“立ち上がり
エッジ”）の際に状態を変える。従って、高速部分１２
と低速部分１４との間で各々メインデータバス２６及び
拡張データバス６０を経て情報の同期転送を行うために
は、転送動作（例えば、バスからの情報を受け入れてバ
スに情報を発生する、等）を同じ立ち上がりエッジに対
して行わねばならない。例えば、メイン及び拡張データ
バス２６、６０を経て高速部分１２から低速部分１４へ
データを転送すべきであると仮定する。この転送を行う
命令は、ＦＡＳＴ ＣＬＫの立ち上がりエッジで、命
令実行ユニット２０において実行（命令サイクル）を開
始する。その命令サイクルの間に、メイン／拡張データ
バス２６／６０にデータが出される。このデータは、次
の命令サイクル（ＦＡＳＴ ＣＬＫの次に続く立ち上
がりエッジで開始される）がメインデータバス２６上で
行われるまでに、ＦＡＳＴ ＣＬＫの次に続く立ち上
がりエッジの前に（又はそれと共に）低速部分１２によ
って受け入れられねばならない。
【００２４】ＦＡＳＴ ＣＬＫ信号とＳＬＯＷ Ｃ
ＬＫ信号との比は３：２であるから、これら２つの信号
の立ち上がりエッジは、必要なときに一致しないことが
ある（例えば、図４参照）。従って、ＦＡＳＴ ＣＬ
Ｋ信号とＳＬＯＷ ＣＬＫを“同期”させねばならず
、即ち、２つの部分１２と１４との間で情報の通信を行
うべきときに２つの信号の立ち上がりエッジを一致させ
ねばならない。これは、クロック発生器７０の機能であ
ることが明らかである。
ＬＫ信号との比は３：２であるから、これら２つの信号
の立ち上がりエッジは、必要なときに一致しないことが
ある（例えば、図４参照）。従って、ＦＡＳＴ ＣＬ
Ｋ信号とＳＬＯＷ ＣＬＫを“同期”させねばならず
、即ち、２つの部分１２と１４との間で情報の通信を行
うべきときに２つの信号の立ち上がりエッジを一致させ
ねばならない。これは、クロック発生器７０の機能であ
ることが明らかである。
【００２５】プロセッサユニット１０の高速部分１２と
低速部分１４との間の情報転送は、メインデータバス２
６及び拡張データバス６０の使用に限定されない。選択
及び制御情報は、高速部分１２から低速部分１４へアウ
トラッチ７６を経て通信される。従って、アドレスバス
２８の５ビット部分と、ＳＴＡＴバス３２に現れる情報
は、アウトラッチ７６を経て低速部分１４へ通信される
。ＳＴＡＴ情報は、ＯＵＴ ＣＬＫでアウトラッチ７
６にラッチされ、そこからデコードユニット７８へ通さ
れる。デコードユニット７８は、バッファ６２を制御す
るＢＵＦＦＥＲＣＴＲＬ信号と、低速部分の機能ユニッ
ト５０、・・・５６の１つをイネーブルするために信号
ライン７９によって搬送されるＳＥＬＥＣＴ信号とを発
生するように動作する。アドレス情報は、アウトラッチ
７６からバス８０によって低速部分１４の素子へ送られ
、選択されたユニットが命令実行ユニット２０と通信状
態に入れられたときにこのユニットによって実行される
べき機能を識別する。
低速部分１４との間の情報転送は、メインデータバス２
６及び拡張データバス６０の使用に限定されない。選択
及び制御情報は、高速部分１２から低速部分１４へアウ
トラッチ７６を経て通信される。従って、アドレスバス
２８の５ビット部分と、ＳＴＡＴバス３２に現れる情報
は、アウトラッチ７６を経て低速部分１４へ通信される
。ＳＴＡＴ情報は、ＯＵＴ ＣＬＫでアウトラッチ７
６にラッチされ、そこからデコードユニット７８へ通さ
れる。デコードユニット７８は、バッファ６２を制御す
るＢＵＦＦＥＲＣＴＲＬ信号と、低速部分の機能ユニッ
ト５０、・・・５６の１つをイネーブルするために信号
ライン７９によって搬送されるＳＥＬＥＣＴ信号とを発
生するように動作する。アドレス情報は、アウトラッチ
７６からバス８０によって低速部分１４の素子へ送られ
、選択されたユニットが命令実行ユニット２０と通信状
態に入れられたときにこのユニットによって実行される
べき機能を識別する。
【００２６】更に、メイン及び拡張データバス２６、６
０における高速部分１２と低速部分１４との間の各情報
転送サイクルは、選択されたユニットからの状態情報の
返送を含む。この返送状態情報は、３本の信号ライン８
１と３ビットインラッチ８０とを経て低速部分１４から
高速部分１２へ通信され、ＳＬＯＷ ＣＬＫに同期さ
れたＩＮ ＣＬＫによりそこにラッチされる。このＩ
Ｎ ＣＬＫは、以下で詳細に述べるように、ＦＡＳＴ
ＣＬＫ及びＳＬＯＷ ＣＬＫ信号が同期されたと
きだけ存在する。
０における高速部分１２と低速部分１４との間の各情報
転送サイクルは、選択されたユニットからの状態情報の
返送を含む。この返送状態情報は、３本の信号ライン８
１と３ビットインラッチ８０とを経て低速部分１４から
高速部分１２へ通信され、ＳＬＯＷ ＣＬＫに同期さ
れたＩＮ ＣＬＫによりそこにラッチされる。このＩ
Ｎ ＣＬＫは、以下で詳細に述べるように、ＦＡＳＴ
ＣＬＫ及びＳＬＯＷ ＣＬＫ信号が同期されたと
きだけ存在する。
【００２７】図２を参照すれば、クロック発生器７０が
ブロック図の形態で詳細に示されている。図示されたよ
うに、クロック発生器７０は、入力信号ＦＡＳＴ Ｅ
ＲＲ、ＥＸＥＣ、ＳＴＡＴと、このＥＸＥＣの遅延した
ものであるＥＸＥＣ ＤＬＤとに基づいて、種々の状
態を通してサイクルする状態マシン９０を備えている。 この状態マシン９０は、プロセッサユニット１０の高速
部分と低速部分との間でメイン及び拡張データバス２６
、６０を経て情報を転送すべきときにＦＡＳＴ ＣＬ
Ｋ信号とＳＬＯＷ ＣＬＫ信号とを同期させる役目を
果たす。 状態マシン９０の状態図が図４に示されている。図５は
、ＦＡＳＴ ＣＬＫとＳＬＯＷ ＣＬＫとの同期が
必要でないときにクロック発生器７０によって発生され
る種々の波形を示している。図６は、ＦＡＳＴ ＣＬ
ＫとＳＬＯＷ ＣＬＫ信号の遷移が同期として一致し
たときにクロック発生器７０によって形成される３つの
独特の波形パターン（即ち、図６にＡ、Ｂ及びＣと示さ
れたように生じる３つの形態の同期）を示している。
ブロック図の形態で詳細に示されている。図示されたよ
うに、クロック発生器７０は、入力信号ＦＡＳＴ Ｅ
ＲＲ、ＥＸＥＣ、ＳＴＡＴと、このＥＸＥＣの遅延した
ものであるＥＸＥＣ ＤＬＤとに基づいて、種々の状
態を通してサイクルする状態マシン９０を備えている。 この状態マシン９０は、プロセッサユニット１０の高速
部分と低速部分との間でメイン及び拡張データバス２６
、６０を経て情報を転送すべきときにＦＡＳＴ ＣＬ
Ｋ信号とＳＬＯＷ ＣＬＫ信号とを同期させる役目を
果たす。 状態マシン９０の状態図が図４に示されている。図５は
、ＦＡＳＴ ＣＬＫとＳＬＯＷ ＣＬＫとの同期が
必要でないときにクロック発生器７０によって発生され
る種々の波形を示している。図６は、ＦＡＳＴ ＣＬ
ＫとＳＬＯＷ ＣＬＫ信号の遷移が同期として一致し
たときにクロック発生器７０によって形成される３つの
独特の波形パターン（即ち、図６にＡ、Ｂ及びＣと示さ
れたように生じる３つの形態の同期）を示している。
【００２８】更に、図２を参照すれば、状態マシン９０
に加えて、クロック発生器９０は、状態マシン９０によ
って入力される各々の状態を定める状態マシンからの６
ビット出力を受け取る状態デコードロジック９２を備え
ている。この状態デコードロジック９２は、次いで、各
々とられる状態ごとに、クロック発生器７０により発生
される各信号の適切なレベルを形成する。
に加えて、クロック発生器９０は、状態マシン９０によ
って入力される各々の状態を定める状態マシンからの６
ビット出力を受け取る状態デコードロジック９２を備え
ている。この状態デコードロジック９２は、次いで、各
々とられる状態ごとに、クロック発生器７０により発生
される各信号の適切なレベルを形成する。
【００２９】クロック発生器７０により発生されたクロ
ック信号（例えば、ＦＡＳＴ ＣＬＫ、ＩＮ ＣＬ
Ｋ、等）の１つを各々搬送する状態デコードロジック９
２の出力ライン９４は、図２に全体的に９６で示された
Ｄ型フリップ−フロップの各入力に送られる。このＤ型
フリップ−フロップの各々は、マスター発振器７２によ
って発生されるマスタークロック信号（ＭＣＬＫ）によ
りクロックされる。
ック信号（例えば、ＦＡＳＴ ＣＬＫ、ＩＮ ＣＬ
Ｋ、等）の１つを各々搬送する状態デコードロジック９
２の出力ライン９４は、図２に全体的に９６で示された
Ｄ型フリップ−フロップの各入力に送られる。このＤ型
フリップ−フロップの各々は、マスター発振器７２によ
って発生されるマスタークロック信号（ＭＣＬＫ）によ
りクロックされる。
【００３０】状態マシン９０は、ＭＣＬＫの各立ち上が
り遷移において状態を変える。その結果、状態マシン９
０の種々の段は、異なったレートで変化し勝ちであり、
状態マシンの対応する出力が異なった時間にレベルを変
化させる。次いで、状態デコードロジック９２は、状態
マシン９０の適切な状態を表す信号状態に安定する前に
高レベルと低レベルとの間に多数の遷移を発生し勝ちで
ある。このため、Ｄ型フリップ−フロップ９６について
は、状態マシン９０の各変化の間にこれらの遷移をマス
クする。実際には、Ｄ型フリップ−フロップを使用する
と、ＭＣＬＫ信号の１周期分だけ実際の状態変化が遅ら
される。というのは、クロック発生器７０によって信号
が発生されるからである。
り遷移において状態を変える。その結果、状態マシン９
０の種々の段は、異なったレートで変化し勝ちであり、
状態マシンの対応する出力が異なった時間にレベルを変
化させる。次いで、状態デコードロジック９２は、状態
マシン９０の適切な状態を表す信号状態に安定する前に
高レベルと低レベルとの間に多数の遷移を発生し勝ちで
ある。このため、Ｄ型フリップ−フロップ９６について
は、状態マシン９０の各変化の間にこれらの遷移をマス
クする。実際には、Ｄ型フリップ−フロップを使用する
と、ＭＣＬＫ信号の１周期分だけ実際の状態変化が遅ら
される。というのは、クロック発生器７０によって信号
が発生されるからである。
【００３１】更に、図２を参照すれば、クロック発生器
７０は、診断目的のためにＥＸＥＣ信号の遅延され同期
されたものを発生するのに使用するＤ型フリップ−フロ
ップ１００を備えている。ＥＸＥＣ信号は、フリップ−
フロップ１００のデータ（Ｄ）入力に送られ、そしてＳ
ＬＯＷ ＣＬＫ信号はクロック（ＣＫ）入力に送られ
る。フリップ−フロップ１００の出力（Ｑ）は、ＥＸＥ
Ｃ ＤＬＤ信号を発生する。
７０は、診断目的のためにＥＸＥＣ信号の遅延され同期
されたものを発生するのに使用するＤ型フリップ−フロ
ップ１００を備えている。ＥＸＥＣ信号は、フリップ−
フロップ１００のデータ（Ｄ）入力に送られ、そしてＳ
ＬＯＷ ＣＬＫ信号はクロック（ＣＫ）入力に送られ
る。フリップ−フロップ１００の出力（Ｑ）は、ＥＸＥ
Ｃ ＤＬＤ信号を発生する。
【００３２】ＥＸＥＣ信号は、ＭＤＰ５６（図１）によ
って発生され、実際には、これが発生されたときにプロ
セッサユニット１０を動作できるようにするイネーブル
信号である。これが発生されないと、プロセッサユニッ
ト１０はディスエーブルされる。ＥＸＥＣはＳＬＯＷ
ＣＬＫ信号に同期され、プロセッサユニット１０の全
ての素子を同時にスタート／ストップさせるために発生
／停止され、動作が一貫した仕方で開始又は終了するよ
うにする。
って発生され、実際には、これが発生されたときにプロ
セッサユニット１０を動作できるようにするイネーブル
信号である。これが発生されないと、プロセッサユニッ
ト１０はディスエーブルされる。ＥＸＥＣはＳＬＯＷ
ＣＬＫ信号に同期され、プロセッサユニット１０の全
ての素子を同時にスタート／ストップさせるために発生
／停止され、動作が一貫した仕方で開始又は終了するよ
うにする。
【００３３】ＥＸＥＣ ＤＬＤ信号は、プロセッサユ
ニット１０を１ステップづつ歩進させるのに使用される
。 従って、ＥＸＥＣの発生に続く最初の命令サイクルは、
ＳＴＡＴバス３２によって搬送される値には関わりなく
、常に、同期した低速サイクルとなる。図３のタイミン
グ図は、ＳＬＯＷ ＣＬＫに対するＥＸＥＣとＥＸＥ
Ｃ ＤＬＤとの間の関係を示している。
ニット１０を１ステップづつ歩進させるのに使用される
。 従って、ＥＸＥＣの発生に続く最初の命令サイクルは、
ＳＴＡＴバス３２によって搬送される値には関わりなく
、常に、同期した低速サイクルとなる。図３のタイミン
グ図は、ＳＬＯＷ ＣＬＫに対するＥＸＥＣとＥＸＥ
Ｃ ＤＬＤとの間の関係を示している。
【００３４】図４は、同期されたＦＡＳＴ ＣＬＫの
バージョン（即ち、整列された低−高遷移）を含む図１
に示す種々の信号をＳＬＯＷ ＣＬＫの立ち上がりエ
ッジで発生するために状態マシン９０がとる状態を示し
ている。高速部分１２と低速部分１４との間にデータバ
スの情報転送がないときには、状態マシン９０が０
ＦＣ、１ ＦＣ、・・・１１ ＦＣと示された状態
のみを通してシーケンスし、図５に示す種々の波形を発
生する。状態マシン９０がとる状態は、図５の下部に沿
って示されており、図４に示された状態に対応する。例
えば、ＦＡＳＴ ＣＬＫ波形２００の第１の高レベル
部分２０１は、状態０ ＦＣ、１ ＦＣによって発
生され、その直後に続く低レベルの波形部分２０２は状
態２ ＦＣ、３ ＦＣから導出される。同様に、Ｆ
ＡＳＴ ＣＬＫの次に続く２つの周期は、４ ＦＣ
ないし７ ＦＣ及び８ ＦＣないし１１ ＦＣに
よって発生される。状態マシン９０は状態０ ＦＣへ
復帰し再び開始する。状態０ ＦＣ、・・・１１
ＦＣと、図３に示された他の状態の各々は、マスター発
振器７２によって発生されるＭＣＬＫの周期である１５
ナノ秒間保持される。
バージョン（即ち、整列された低−高遷移）を含む図１
に示す種々の信号をＳＬＯＷ ＣＬＫの立ち上がりエ
ッジで発生するために状態マシン９０がとる状態を示し
ている。高速部分１２と低速部分１４との間にデータバ
スの情報転送がないときには、状態マシン９０が０
ＦＣ、１ ＦＣ、・・・１１ ＦＣと示された状態
のみを通してシーケンスし、図５に示す種々の波形を発
生する。状態マシン９０がとる状態は、図５の下部に沿
って示されており、図４に示された状態に対応する。例
えば、ＦＡＳＴ ＣＬＫ波形２００の第１の高レベル
部分２０１は、状態０ ＦＣ、１ ＦＣによって発
生され、その直後に続く低レベルの波形部分２０２は状
態２ ＦＣ、３ ＦＣから導出される。同様に、Ｆ
ＡＳＴ ＣＬＫの次に続く２つの周期は、４ ＦＣ
ないし７ ＦＣ及び８ ＦＣないし１１ ＦＣに
よって発生される。状態マシン９０は状態０ ＦＣへ
復帰し再び開始する。状態０ ＦＣ、・・・１１
ＦＣと、図３に示された他の状態の各々は、マスター発
振器７２によって発生されるＭＣＬＫの周期である１５
ナノ秒間保持される。
【００３５】ＦＡＳＴ ＣＬＫ周期は、４つのＭＣＬ
Ｋ周期から発生される。命令は、ＦＡＳＴ ＣＬＫサ
イクル当たり１つづつ実行される。図４はこの関係を示
しており、状態マシン９０がとる１２の状態０ ＦＣ
、・・・１１ ＦＣは、３つの命令の実行を表してい
る。従って、高速部分１２が高速モードのみで動作して
いるときには（即ち、低速部分１４との同期が要求され
ないときには）、状態０ ＦＣないし３ ＦＣ、４
ＦＣないし７ ＦＣ及び８ ＦＣないし１１
ＦＣにより定められた３つの命令実行サイクルの各々
において命令が実行される。
Ｋ周期から発生される。命令は、ＦＡＳＴ ＣＬＫサ
イクル当たり１つづつ実行される。図４はこの関係を示
しており、状態マシン９０がとる１２の状態０ ＦＣ
、・・・１１ ＦＣは、３つの命令の実行を表してい
る。従って、高速部分１２が高速モードのみで動作して
いるときには（即ち、低速部分１４との同期が要求され
ないときには）、状態０ ＦＣないし３ ＦＣ、４
ＦＣないし７ ＦＣ及び８ ＦＣないし１１
ＦＣにより定められた３つの命令実行サイクルの各々
において命令が実行される。
【００３６】各命令実行サイクルは、状態マシン９０の
４つの次々の状態遷移内に完了するものと仮定して、こ
れに入る。これは、ＦＡＳＴ ＣＬＫ及びＳＬＯＷ
ＣＬＫ信号が同期を必要としない場合は正しい仮定で
ある。しかしながら、２つの信号が同期を必要とする場
合には、ＦＡＳＴ ＣＬＫの完了に５つ以上の状態が
必要である。命令実行ユニット２０によって実行されて
いる命令が高速部分１２と低速部分１４との間に同期を
必要とする情報転送を要求するかどうかの判断を行うの
は、各高速クロック命令サイクルの第３状態（即ち、状
態２ ＦＣ、６ ＦＣ及び１０ ＦＣ）の間であ
る。実行サイクルは、ＳＴＡＴバス３２によって搬送さ
れる４ビットの値（１６進）がＥでもＦでもなく、ＦＡ
ＳＴ ＥＲＲ信号が発生されず、そしてＥＸＥＣ及び
ＥＸＥＣ ＤＬＤが真である限り、通常のＦＡＳＴ
ＣＬＫ発生の経路に沿って続けられる。しかしながら
、高速部分１２と低速部分１４との間で情報転送を行う
べき場合には、ＦＡＳＴ ＣＬＫとＳＬＯＷＣＬＫ信
号の立ち上がりエッジを整列しなければならず、即ち２
つを同期させねばならない。このような転送は、ＳＴＡ
Ｔバス３２上のＥ又はＦ（１６進）の値によって指示さ
れる。
４つの次々の状態遷移内に完了するものと仮定して、こ
れに入る。これは、ＦＡＳＴ ＣＬＫ及びＳＬＯＷ
ＣＬＫ信号が同期を必要としない場合は正しい仮定で
ある。しかしながら、２つの信号が同期を必要とする場
合には、ＦＡＳＴ ＣＬＫの完了に５つ以上の状態が
必要である。命令実行ユニット２０によって実行されて
いる命令が高速部分１２と低速部分１４との間に同期を
必要とする情報転送を要求するかどうかの判断を行うの
は、各高速クロック命令サイクルの第３状態（即ち、状
態２ ＦＣ、６ ＦＣ及び１０ ＦＣ）の間であ
る。実行サイクルは、ＳＴＡＴバス３２によって搬送さ
れる４ビットの値（１６進）がＥでもＦでもなく、ＦＡ
ＳＴ ＥＲＲ信号が発生されず、そしてＥＸＥＣ及び
ＥＸＥＣ ＤＬＤが真である限り、通常のＦＡＳＴ
ＣＬＫ発生の経路に沿って続けられる。しかしながら
、高速部分１２と低速部分１４との間で情報転送を行う
べき場合には、ＦＡＳＴ ＣＬＫとＳＬＯＷＣＬＫ信
号の立ち上がりエッジを整列しなければならず、即ち２
つを同期させねばならない。このような転送は、ＳＴＡ
Ｔバス３２上のＥ又はＦ（１６進）の値によって指示さ
れる。
【００３７】明らかなように、ＦＡＳＴ ＣＬＫとＳ
ＬＯＷ ＣＬＫとの間の同期を得るためには、ＦＡＳ
Ｔ ＣＬＫのみが変更される。ＦＡＳＴ ＣＬＫの
立ち上がりエッジは、３つの命令実行サイクルのうちの
どれが同期に対して必要とされるかに基づく時間長さだ
け、その直前の立ち下がりエッジに対して遅延され、例
えば、状態２ ＦＣ、６ ＦＣ又は１０ ＦＣの
間に、そのとき実行されている命令が高速部分１２と低
速部分１４との間の情報転送を必要とするかどうか決定
される。ＳＬＯＷ ＣＬＫ信号は、同期に対して変更
されない。
ＬＯＷ ＣＬＫとの間の同期を得るためには、ＦＡＳ
Ｔ ＣＬＫのみが変更される。ＦＡＳＴ ＣＬＫの
立ち上がりエッジは、３つの命令実行サイクルのうちの
どれが同期に対して必要とされるかに基づく時間長さだ
け、その直前の立ち下がりエッジに対して遅延され、例
えば、状態２ ＦＣ、６ ＦＣ又は１０ ＦＣの
間に、そのとき実行されている命令が高速部分１２と低
速部分１４との間の情報転送を必要とするかどうか決定
される。ＳＬＯＷ ＣＬＫ信号は、同期に対して変更
されない。
【００３８】従って、状態２ ＦＣの間に、同期が必
要とされるという判断がなされた場合には、状態マシン
は、状態３ ＦＣに対して通常そうである（同期が必
要とされない）のとは異なり、状態２ ＦＣから３
ＳＣへ移行する。ここから（即ち、状態３ ＳＣか
ら）状態マシン９０はアイドル状態を通り、その間にＦ
ＡＳＴＣＬＫのレベルが低く保持されて、０ ＦＣ状
態に復帰し、ＦＡＳＴ ＣＬＫ波形２００ａの次に生
じる立ち上がりエッジ２０６（図６）を発生する。図６
に示すように、ＳＬＯＷ ＣＬＫの立ち上がりエッジ
２０４はＦＡＳＴ ＣＬＫの立ち上がりエッジ２０６
と一致することに注意されたい。状態マシン９０が更に
別の状態３ ＳＣ、１０及び１１を通過しない状態で
は、立ち上がりエッジは、高速クロック状態４ ＦＣ
の間に、ＳＬＯＷ ＣＬＫ（図５参照）よりも約３０
ナノ秒（２つのＭＣＬＫ周期）前に生じることになる。 又、２ＸＦＡＳＴ ＣＬＫも、この信号の立ち上がり
遷移とＳＬＯＷ ＣＬＫ及びＦＡＳＴ ＣＬＫとを
整列させるように変更される。
要とされるという判断がなされた場合には、状態マシン
は、状態３ ＦＣに対して通常そうである（同期が必
要とされない）のとは異なり、状態２ ＦＣから３
ＳＣへ移行する。ここから（即ち、状態３ ＳＣか
ら）状態マシン９０はアイドル状態を通り、その間にＦ
ＡＳＴＣＬＫのレベルが低く保持されて、０ ＦＣ状
態に復帰し、ＦＡＳＴ ＣＬＫ波形２００ａの次に生
じる立ち上がりエッジ２０６（図６）を発生する。図６
に示すように、ＳＬＯＷ ＣＬＫの立ち上がりエッジ
２０４はＦＡＳＴ ＣＬＫの立ち上がりエッジ２０６
と一致することに注意されたい。状態マシン９０が更に
別の状態３ ＳＣ、１０及び１１を通過しない状態で
は、立ち上がりエッジは、高速クロック状態４ ＦＣ
の間に、ＳＬＯＷ ＣＬＫ（図５参照）よりも約３０
ナノ秒（２つのＭＣＬＫ周期）前に生じることになる。 又、２ＸＦＡＳＴ ＣＬＫも、この信号の立ち上がり
遷移とＳＬＯＷ ＣＬＫ及びＦＡＳＴ ＣＬＫとを
整列させるように変更される。
【００３９】同様に、高速クロック状態４ ＦＣない
し７ ＦＣの命令サイクル中に実行されている命令が
完了したという判断が状態マシン９０によってなされた
場合には、その実行サイクルの第３状態６ ＦＣに続
いて、図４に示すように、遅延状態７ ＳＣ、８、９
、１０及び１１（即ち、図６の波形パターンＢ）となる
。０ＦＣないし３ ＦＣの実行サイクルに追加される
遅延に比較して、更に２つの状態８及び９を通るように
されることに注意されたい。これも、判断を行うときに
存在するＦＡＳＴ ＣＬＫ信号とＳＬＯＷ ＣＬＫ
信号との間の位相関係によるものである。同様に、ＦＡ
ＳＴ ＣＬＫ信号とＳＬＯＷ ＣＬＫ信号の立ち上
がりエッジを同期させるための最も長い遅延は、同期の
必要性についての判断が状態（１０ ＦＣ）の間にな
された場合に発生される。次いで、状態マシン９０は、
図４（及び図６−波形パターンＣ）に示すように、状態
１１ ＳＣ、０、１、２、３、１０及び１１を通る。
し７ ＦＣの命令サイクル中に実行されている命令が
完了したという判断が状態マシン９０によってなされた
場合には、その実行サイクルの第３状態６ ＦＣに続
いて、図４に示すように、遅延状態７ ＳＣ、８、９
、１０及び１１（即ち、図６の波形パターンＢ）となる
。０ＦＣないし３ ＦＣの実行サイクルに追加される
遅延に比較して、更に２つの状態８及び９を通るように
されることに注意されたい。これも、判断を行うときに
存在するＦＡＳＴ ＣＬＫ信号とＳＬＯＷ ＣＬＫ
信号との間の位相関係によるものである。同様に、ＦＡ
ＳＴ ＣＬＫ信号とＳＬＯＷ ＣＬＫ信号の立ち上
がりエッジを同期させるための最も長い遅延は、同期の
必要性についての判断が状態（１０ ＦＣ）の間にな
された場合に発生される。次いで、状態マシン９０は、
図４（及び図６−波形パターンＣ）に示すように、状態
１１ ＳＣ、０、１、２、３、１０及び１１を通る。
【００４０】同期経路の選択は、図４に示すように、状
態マシン９０に送られる多数の信号の状態によって決ま
る。その第１は、ＳＴＡＴバス３２によって搬送される
情報である。命令実行ユニット２０が、拡張データバス
６０を使用する命令を実行している場合には、ＳＴＡＴ
バス３２の状態がＥ又はＦ（１６進）である。それ以外
のものである場合には、状態マシン９０によって取られ
る次の状態が３ ＦＣ、７ ＦＣ又は１１ ＦＣ
となる（以下で述べるように、他の信号がとられれば、
この変化が許される）。
態マシン９０に送られる多数の信号の状態によって決ま
る。その第１は、ＳＴＡＴバス３２によって搬送される
情報である。命令実行ユニット２０が、拡張データバス
６０を使用する命令を実行している場合には、ＳＴＡＴ
バス３２の状態がＥ又はＦ（１６進）である。それ以外
のものである場合には、状態マシン９０によって取られ
る次の状態が３ ＦＣ、７ ＦＣ又は１１ ＦＣ
となる（以下で述べるように、他の信号がとられれば、
この変化が許される）。
【００４１】ＥＸＥＣは、上記したように、プロセッサ
ユニットを動作できるようにする。このＥＸＥＣが低で
ある場合には、プロセッサユニット１０がディスエイブ
ルされ、動作しない。しかしながら、これは、クロック
信号を発生する必要がないことを意味するものではない
。例えば、メインメモリは、そのリフレッシュサイクル
を維持することが必要である。従って、たとえＥＸＥＣ
が発生されない状態でプロセッサがディスエイブルされ
たとしても、ＦＡＳＴ ＣＬＫ信号は、低速サイクル
ループ０ ＦＣ、１ ＦＣ、２ ＦＣ、３ Ｓ
Ｃ、１０及び１１においてであるが継続する。
ユニットを動作できるようにする。このＥＸＥＣが低で
ある場合には、プロセッサユニット１０がディスエイブ
ルされ、動作しない。しかしながら、これは、クロック
信号を発生する必要がないことを意味するものではない
。例えば、メインメモリは、そのリフレッシュサイクル
を維持することが必要である。従って、たとえＥＸＥＣ
が発生されない状態でプロセッサがディスエイブルされ
たとしても、ＦＡＳＴ ＣＬＫ信号は、低速サイクル
ループ０ ＦＣ、１ ＦＣ、２ ＦＣ、３ Ｓ
Ｃ、１０及び１１においてであるが継続する。
【００４２】プロセッサユニット１０は、高速部分１２
及び低速部分１４の両方において、種々の動作パラメー
タを監視する回路（図示せず）を含んでいる。この回路
がエラーを検出した場合には、ある種類又は別の種類の
エラーフラグが立ち上げられる。このようなエラー検出
が行われるときには、プロセッサユニットの動作を停止
するのが望ましい。本発明の場合には、高速部分１２及
び低速部分１４を同時に、即ち同じ立ち上がりエッジで
停止するのが望ましい。従って、エラー状態の１つが高
速部分１２内で生じたときには、ＦＡＳＴ ＥＲＲ信
号が発生されて、プロセッサユニット１０の動作が停止
される。ＦＡＳＴ ＥＲＲ信号は、これが発生される
と、状態マシン９０が同期経路の１つをとるようにさせ
、従って、ＦＡＳＴ ＣＬＫ及びＳＬＯＷ ＣＬＫ
の立ち上がりエッジが一致したときに、ＥＸＥＣを落と
して、両方の部分を同時に停止させることができる。
及び低速部分１４の両方において、種々の動作パラメー
タを監視する回路（図示せず）を含んでいる。この回路
がエラーを検出した場合には、ある種類又は別の種類の
エラーフラグが立ち上げられる。このようなエラー検出
が行われるときには、プロセッサユニットの動作を停止
するのが望ましい。本発明の場合には、高速部分１２及
び低速部分１４を同時に、即ち同じ立ち上がりエッジで
停止するのが望ましい。従って、エラー状態の１つが高
速部分１２内で生じたときには、ＦＡＳＴ ＥＲＲ信
号が発生されて、プロセッサユニット１０の動作が停止
される。ＦＡＳＴ ＥＲＲ信号は、これが発生される
と、状態マシン９０が同期経路の１つをとるようにさせ
、従って、ＦＡＳＴ ＣＬＫ及びＳＬＯＷ ＣＬＫ
の立ち上がりエッジが一致したときに、ＥＸＥＣを落と
して、両方の部分を同時に停止させることができる。
【００４３】今日のデータ処理システムの多くは、診断
動作を行う回路を含むように設計されており、プロセッ
サユニット１０も例外ではない。１つのこのような診断
は、単一ステップオペレーションを実行する能力であり
、即ち命令実行ユニット２０に１つの命令を実行させそ
してその動作を停止させることである。このため、ＭＤ
Ｐ５６は、ＥＸＥＣ信号を１つの実行サイクルだけ立ち
上げ、そのサイクルの終わりに、立ち下げる。ＥＸＥＣ
はこれが発生される前は低レベルであったから、フリッ
プ−フロップ１００によって発生されるその導関数ＥＸ
ＥＣ ＤＬＤも低レベルである。ＥＸＥＣの遅延バー
ジョンであるこのＥＸＥＣ ＤＬＤの目的は、高速部
分１２の単一ステップオペレーションが低速サイクルと
なりそして低速部分のオペレーションと共に終了するこ
とを確保する。従って、ＥＸＥＣが立ち上がると（ＭＤ
ＰがＳＬＯＷ ＣＬＫでクロックされるので、ＳＬＯ
Ｗ ＣＬＫの立ち上がりエッジで）、ＥＸＥＣ Ｄ
ＬＤが低レベルであることにより、所望の低速サイクル
がとられるように確保する。単一ステップオペレーショ
ンが完了すると、ＭＤＰ５６はＥＸＥＣをダウンさせ、
状態マシンは、ＥＸＥＣが再び発生されるまで、低速サ
イクルルーチン（例えば、上記したようなメモリリフレ
ッシュオペレーションに対する）にロックされたままと
なる。
動作を行う回路を含むように設計されており、プロセッ
サユニット１０も例外ではない。１つのこのような診断
は、単一ステップオペレーションを実行する能力であり
、即ち命令実行ユニット２０に１つの命令を実行させそ
してその動作を停止させることである。このため、ＭＤ
Ｐ５６は、ＥＸＥＣ信号を１つの実行サイクルだけ立ち
上げ、そのサイクルの終わりに、立ち下げる。ＥＸＥＣ
はこれが発生される前は低レベルであったから、フリッ
プ−フロップ１００によって発生されるその導関数ＥＸ
ＥＣ ＤＬＤも低レベルである。ＥＸＥＣの遅延バー
ジョンであるこのＥＸＥＣ ＤＬＤの目的は、高速部
分１２の単一ステップオペレーションが低速サイクルと
なりそして低速部分のオペレーションと共に終了するこ
とを確保する。従って、ＥＸＥＣが立ち上がると（ＭＤ
ＰがＳＬＯＷ ＣＬＫでクロックされるので、ＳＬＯ
Ｗ ＣＬＫの立ち上がりエッジで）、ＥＸＥＣ Ｄ
ＬＤが低レベルであることにより、所望の低速サイクル
がとられるように確保する。単一ステップオペレーショ
ンが完了すると、ＭＤＰ５６はＥＸＥＣをダウンさせ、
状態マシンは、ＥＸＥＣが再び発生されるまで、低速サ
イクルルーチン（例えば、上記したようなメモリリフレ
ッシュオペレーションに対する）にロックされたままと
なる。
【００４４】図１に説明を戻すと、ＩＮ ＣＬＫ信号
は、低速部分１４から通信された３ビットの情報（例え
ば、割り込み、状態、等）を一時的に記憶するようにイ
ンラッチ８０を動作させることに注意されたい。上記し
たように、このラッチ動作は、実行ユニット２０の動作
、即ちＦＡＳＴ ＣＬＫ信号に同期される。従って、
図５及び６に波形２０８及び２１０で示されたように、
ＩＮ ＣＬＫ信号は、（１）アイドル状態１０及び１
１、（２）高速クロック状態１０ ＦＣ及び１１
ＦＣ又は（３）高速クロック状態１０ ＦＣ及び初期
の同期状態１１ ＳＣによって発生される。本発明の
設計に使用されるラッチは、レベル感知式のもので、制
御信号が高レベルである間は出力が入力に従いそして制
御信号が低レベルになったときに入力がラッチされる形
式のものである。ラッチの出力が読み取られるよう試み
られるときにこの出力状態が変化することは明らかに望
ましくないので、インラッチ８０を命令実行ユニット２
０の動作に同期させる必要があることは明らかである。 従って、ＩＮ ＣＬＫ信号は、行き先回路（例えば、
命令実行ユニット２０）に対する充分な設定時間中イン
ラッチ８０にデータが一定に保持されるように、ＦＡＳ
Ｔ ＣＬＫに対して発生される。
は、低速部分１４から通信された３ビットの情報（例え
ば、割り込み、状態、等）を一時的に記憶するようにイ
ンラッチ８０を動作させることに注意されたい。上記し
たように、このラッチ動作は、実行ユニット２０の動作
、即ちＦＡＳＴ ＣＬＫ信号に同期される。従って、
図５及び６に波形２０８及び２１０で示されたように、
ＩＮ ＣＬＫ信号は、（１）アイドル状態１０及び１
１、（２）高速クロック状態１０ ＦＣ及び１１
ＦＣ又は（３）高速クロック状態１０ ＦＣ及び初期
の同期状態１１ ＳＣによって発生される。本発明の
設計に使用されるラッチは、レベル感知式のもので、制
御信号が高レベルである間は出力が入力に従いそして制
御信号が低レベルになったときに入力がラッチされる形
式のものである。ラッチの出力が読み取られるよう試み
られるときにこの出力状態が変化することは明らかに望
ましくないので、インラッチ８０を命令実行ユニット２
０の動作に同期させる必要があることは明らかである。 従って、ＩＮ ＣＬＫ信号は、行き先回路（例えば、
命令実行ユニット２０）に対する充分な設定時間中イン
ラッチ８０にデータが一定に保持されるように、ＦＡＳ
Ｔ ＣＬＫに対して発生される。
【００４５】同様に、アウトラッチ７６は、低速部分１
４の素子の動作に同期される。ＦＡＳＴ ＣＬＫ信号
とＳＬＯＷ ＣＬＫ信号との間に同期動作がないとき
には、高速クロック状態０ ＦＣないし１ ＦＣ及
び６ ＦＣないし７ ＦＣによりＯＵＴ ＣＬＫ
が発生される。とられる同期サイクルによっては、状態
６ＦＣないし７ ＳＣ及びアイドル状態０−１によっ
てもＯＵＴ ＣＬＫ信号が発生される。アドレス及び
ＳＴＡＴバス２８、３２によって搬送される情報は、Ｆ
ＡＳＴ ＣＬＫの立ち上がりエッジ（低−高遷移）に
おいて変化する。 しかし、低速部分１４のエッジトリガデバイスである素
子（高速部分１２のほとんどの素子と同様）は、ＳＬＯ
Ｗ ＣＬＫの立ち上がりエッジで情報を受け入れる。 従って、ＯＵＴＣＬＫは、アウトラッチ７６のデータを
一定に保持し、ＳＬＯＷ ＣＬＫの立ち上がりエッジ
に対して該ラッチを設定できるようにし、その後、ＯＵ
Ｔ ＣＬＫが高レベルとなり、アウトラッチ７６の出
力が入力に従うようにする。図６を参照されたい。
４の素子の動作に同期される。ＦＡＳＴ ＣＬＫ信号
とＳＬＯＷ ＣＬＫ信号との間に同期動作がないとき
には、高速クロック状態０ ＦＣないし１ ＦＣ及
び６ ＦＣないし７ ＦＣによりＯＵＴ ＣＬＫ
が発生される。とられる同期サイクルによっては、状態
６ＦＣないし７ ＳＣ及びアイドル状態０−１によっ
てもＯＵＴ ＣＬＫ信号が発生される。アドレス及び
ＳＴＡＴバス２８、３２によって搬送される情報は、Ｆ
ＡＳＴ ＣＬＫの立ち上がりエッジ（低−高遷移）に
おいて変化する。 しかし、低速部分１４のエッジトリガデバイスである素
子（高速部分１２のほとんどの素子と同様）は、ＳＬＯ
Ｗ ＣＬＫの立ち上がりエッジで情報を受け入れる。 従って、ＯＵＴＣＬＫは、アウトラッチ７６のデータを
一定に保持し、ＳＬＯＷ ＣＬＫの立ち上がりエッジ
に対して該ラッチを設定できるようにし、その後、ＯＵ
Ｔ ＣＬＫが高レベルとなり、アウトラッチ７６の出
力が入力に従うようにする。図６を参照されたい。
【００４６】尚、本発明の実施態様項として、以下のも
のを開示する。 １．第１回路部分は、命令及びデータを記憶するために
第１バス手段に接続されたメモリ手段を備えている請求
項１に記載の装置。 ２．第２データ処理回路部分は、データプロセッサの外
部の装置と通信するために第２バス手段に接続された入
力／出力手段を備えている請求項１に記載の装置。
のを開示する。 １．第１回路部分は、命令及びデータを記憶するために
第１バス手段に接続されたメモリ手段を備えている請求
項１に記載の装置。 ２．第２データ処理回路部分は、データプロセッサの外
部の装置と通信するために第２バス手段に接続された入
力／出力手段を備えている請求項１に記載の装置。
【００４７】３．上記回路手段は、これが第２モードに
あるときに第１及び第２データバスを互いに接続するた
めの３状態手段を備えている請求項１に記載の装置。 ４．第１の周期的なクロック信号と第２のクロック信号
との比は、３対２である請求項２に記載の装置。 ５．周期的なマスタークロック信号を発生する手段を備
え、上記クロック発生手段は、このマスタークロック信
号を受け取るように接続され、そして上記第１及び第２
のクロック信号はマスタークロック信号の整数倍である
請求項２に記載の装置。
あるときに第１及び第２データバスを互いに接続するた
めの３状態手段を備えている請求項１に記載の装置。 ４．第１の周期的なクロック信号と第２のクロック信号
との比は、３対２である請求項２に記載の装置。 ５．周期的なマスタークロック信号を発生する手段を備
え、上記クロック発生手段は、このマスタークロック信
号を受け取るように接続され、そして上記第１及び第２
のクロック信号はマスタークロック信号の整数倍である
請求項２に記載の装置。
【００４８】６．上記第１の周期的なクロック信号は、
マスタークロック信号の４つのクロック周期に実質的に
等しい周期を有している前記５項に記載の装置。 ７．上記第２の周期的なクロック信号は、マスタークロ
ック信号の６つのクロック周期に実質的に等しいクロッ
ク周期を有している前記６項に記載の装置。
マスタークロック信号の４つのクロック周期に実質的に
等しい周期を有している前記５項に記載の装置。 ７．上記第２の周期的なクロック信号は、マスタークロ
ック信号の６つのクロック周期に実質的に等しいクロッ
ク周期を有している前記６項に記載の装置。
【００４９】８．論理手段は、第２のプロセッサ部分と
の通信を必要とする命令の実行が、第１の周期的なクロ
ック信号の各クロック周期の開始から約３つのマスター
クロック周期であることを決定する手段を備えている前
記７項に記載の装置。 ９．上記第２の処理部分は、上記データプロセッサの外
部に配置された周辺装置と通信するために第２のバス手
段に接続された入力／出力手段を備えている請求項２に
記載の装置。
の通信を必要とする命令の実行が、第１の周期的なクロ
ック信号の各クロック周期の開始から約３つのマスター
クロック周期であることを決定する手段を備えている前
記７項に記載の装置。 ９．上記第２の処理部分は、上記データプロセッサの外
部に配置された周辺装置と通信するために第２のバス手
段に接続された入力／出力手段を備えている請求項２に
記載の装置。
【００５０】１０．上記第１のデータ処理回路グループ
は、命令及びデータを記憶するためのメモリ手段を備え
ている請求項３に記載の装置。 １１．上記第２のデータ処理回路グループは、データプ
ロセッサと１つ以上の周辺装置との間でデータを通信す
る入力／出力制御手段を備えている請求項３に記載の装
置。
は、命令及びデータを記憶するためのメモリ手段を備え
ている請求項３に記載の装置。 １１．上記第２のデータ処理回路グループは、データプ
ロセッサと１つ以上の周辺装置との間でデータを通信す
る入力／出力制御手段を備えている請求項３に記載の装
置。
【図１】２つの部分に分割された本発明によるプロセッ
サユニットの簡単なブロック図である。
サユニットの簡単なブロック図である。
【図２】図１に示す本発明を実施するのに使用されるク
ロック発生ロジックのブロック図である。
ロック発生ロジックのブロック図である。
【図３】図２のクロック発生ロジックの一部分の動作を
示す簡単なタイミング図である。
示す簡単なタイミング図である。
【図４】図１及び２に示されたクロック発生ロジックを
実施するのに用いられる状態マシンの状態図で、図１の
プロセッサユニットの２つの部分のクロック信号を同期
するための状態遷移を示す図である。
実施するのに用いられる状態マシンの状態図で、図１の
プロセッサユニットの２つの部分のクロック信号を同期
するための状態遷移を示す図である。
【図５】本発明を実施するのに用いる種々のクロックを
形成するためのクロック発生ロジックの動作を説明する
タイミング図である。
形成するためのクロック発生ロジックの動作を説明する
タイミング図である。
【図６】本発明を実施するのに用いる種々のクロックを
形成するためのクロック発生ロジックの動作を説明する
タイミング図である。
形成するためのクロック発生ロジックの動作を説明する
タイミング図である。
１０ プロセッサユニット
１２ 高速部分
１４ 低速部分
２０ 命令実行ユニット
２２ キャッシュメモリ
２４ メインメモリ
２６ メインデータバス
２８ アドレスバス
３０ アドレスロジック
３１ メモリ制御ユニット（ＭＣＵ）３２ 状態（
ＳＴＡＴ）バス ５０、５２ ＩＰＢインターフェイスユニット５４
入力／出力チャンネル ５５ Ｉ／Ｏバス
ＳＴＡＴ）バス ５０、５２ ＩＰＢインターフェイスユニット５４
入力／出力チャンネル ５５ Ｉ／Ｏバス
Claims (3)
- 【請求項１】 処理ユニットと、少なくとも算術及び
論理演算を実行するための命令を実行するように動作す
る第１回路部分と、第２のデータ処理回路部分と、上記
処理ユニットと第１回路部分とを相互接続してそれらの
間にデジタル情報を通信するための第１バス手段とを有
する形式のデータプロセッサにおいて、上記処理ユニッ
ト及び第１回路部分を第１モードにおいて第１クロック
速度で動作させそして第２モードにおいて第２クロック
速度で動作させ、そして第２データ処理回路部分を第２
クロック速度で動作させる装置が、上記第２データ処理
回路部分に接続された第２バス手段と、上記第１バス手
段を第２バス手段に接続する回路手段で、第１モードに
おいてはバス制御信号の発生に応答して第１バスと第２
バスとの間で通信を行えるようにしそして第２モードに
おいてはバス制御信号の不存在に応答して第１バスと第
２バスとの間の通信を禁止するように働く回路手段と、
第１及び第２のクロック信号を発生するためのクロック
発生手段であって、クロックの発生は、第１及び第２の
クロック信号の各々が互いに異なった周波数をもつよう
な第１モードで作用すると共に、第１及び第２クロック
信号の各々の少なくとも１つの遷移が実質的に同時に生
じるような第２モードで作用するようになったクロック
発生手段とを具備し、このクロック発生手段は、上記処
理手段により実行されている命令で第１バスと第２バス
との間に通信を必要とする命令を検出するように接続さ
れた手段であって、第１バスと第２バスとの間の通信が
必要とされるときに上記クロック発生手段を第２モード
で動作させるような手段を備えていることを特徴とする
装置。 - 【請求項２】 命令実行手段を含む第１処理部分と、
データ及び命令を含むメモリ手段と、上記命令実行手段
とメモリ手段を接続してそれらの間でデータ及び命令の
通信を行う第１バス手段とを有する形式のデータプロセ
ッサにおいて、上記実行手段は、メモリ手段からアクセ
スされた命令の実行に応答して少なくとも算術及び論理
演算を実行するための命令を実行するように動作し、上
記データプロセッサは、データプロセッサの外部の通信
を行うための第２処理部分を備えており、上記第２処理
部分とは異なるクロック速度で上記実行手段を動作する
装置が、上記命令実行手段によって実行されるべき命令
を監視するように接続され、上記命令実行手段と第２処
理部分との間の通信を必要とする命令の検出に応答して
イネーブル信号を発生するように動作する回路手段と、
情報を通信するように上記第２処理部分に接続された第
２バス手段と、上記第１バス手段を第２バス手段に接続
するバッファ手段であって、第１モードにおいてはイネ
ーブル信号の発生に応答して第１バスと第２バスとの間
で情報を通信するように働きそして第２モードにおいて
はイネーブル信号の不存在に応答して第１バスと第２バ
スとの間の通信を禁止するように働くバッファ手段と、
上記第１及び第２の各データ処理部分を同期動作させる
ために第１及び第２の周期的なクロック信号を発生する
クロック発生手段であって、上記第１の周期的なクロッ
ク信号は、第２の周期的なクロック信号よりも周波数が
高く、このクロック発生手段は、第１と第２の処理部分
間の通信を必要とする第１処理手段による命令の実行を
決定して第１の周期的なクロック信号の周期を延長しそ
の少なくとも１つの遷移を第２の周期的なクロック信号
の遷移と同期させるための論理手段を備えているような
クロック発生手段とを具備することを特徴とする装置。 - 【請求項３】 算術及び論理演算を行う命令を実行す
るように動作し、第１及び第２のデータ処理回路グルー
プで形成された形式のデータプロセッサにおいて、各デ
ータ処理グループは、情報を通信するためのメイン及び
拡張バス手段を各々含んでおり、第１データ処理回路グ
ループは、第１と第２のデータ処理回路グループ間で情
報を転送するためのデータ転送命令を含む命令を実行す
るための命令実行手段を備えており、互いに周波数の異
なる第１及び第２のクロックを発生して上記第１及び第
２のデータ処理回路グループを異なったクロック周波数
で動作させる装置が、第１及び第２のクロックを発生す
るクロック発生手段であって、命令実行手段によって実
行されている命令を表すものを受け取るように接続され
た検出手段を含むと共に、この検出手段に接続されてい
て、データ転送命令の実行を表すものに応答して第１及
び第２のクロック信号の所定遷移間に実質的な一致をと
らせる手段とを備えているようなクロック発生手段と、
命令実行ユニットが情報転送命令を実行するのに応答し
て、上記第１及び第２クロック信号の遷移の一致を含む
時間周期中にメイン及び拡張データバスを互いに通信接
続する手段とを具備することを特徴とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/589,847 US5309561A (en) | 1990-09-28 | 1990-09-28 | Synchronous processor unit with interconnected, separately clocked processor sections which are automatically synchronized for data transfer operations |
| US589847 | 1990-09-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04273506A true JPH04273506A (ja) | 1992-09-29 |
| JP2711035B2 JP2711035B2 (ja) | 1998-02-10 |
Family
ID=24359805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3252099A Expired - Lifetime JP2711035B2 (ja) | 1990-09-28 | 1991-09-30 | マルチクロック同期プロセッサユニット |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5309561A (ja) |
| EP (1) | EP0478132A1 (ja) |
| JP (1) | JP2711035B2 (ja) |
| AU (1) | AU644901B2 (ja) |
| CA (1) | CA2048514C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004512614A (ja) * | 2000-10-27 | 2004-04-22 | サンマイクロシステムズ インコーポレーテッド | オペレーティングシステムサポートのために一定の時間基準を用いるマルチモード電力管理システムのハードウェアアーキテクチャ |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0553985A (ja) * | 1991-08-29 | 1993-03-05 | Nec Corp | プロセツサおよびその駆動方法 |
| JPH05204634A (ja) * | 1991-08-29 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | マイクロプロセツサ回路 |
| US5935253A (en) * | 1991-10-17 | 1999-08-10 | Intel Corporation | Method and apparatus for powering down an integrated circuit having a core that operates at a speed greater than the bus frequency |
| GB2260631B (en) * | 1991-10-17 | 1995-06-28 | Intel Corp | Microprocessor 2X core design |
| US5842029A (en) * | 1991-10-17 | 1998-11-24 | Intel Corporation | Method and apparatus for powering down an integrated circuit transparently and its phase locked loop |
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