JPH0553985A - プロセツサおよびその駆動方法 - Google Patents
プロセツサおよびその駆動方法Info
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- JPH0553985A JPH0553985A JP3218756A JP21875691A JPH0553985A JP H0553985 A JPH0553985 A JP H0553985A JP 3218756 A JP3218756 A JP 3218756A JP 21875691 A JP21875691 A JP 21875691A JP H0553985 A JPH0553985 A JP H0553985A
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- 238000000034 method Methods 0.000 title claims abstract description 7
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 238000005265 energy consumption Methods 0.000 abstract 2
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 4
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 4
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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Abstract
(57)【要約】
【目的】プロセッサの性能を低下させる事なく低消費電
力でかつ低コストのシステムを実現できる、プロセッサ
の構成と駆動方法を提供する。 【構成】外部記憶回路６のデータ読出しに要するサイク
ル時間と同じ時間で外部とのデータのやりとりを行い、
内部回路の制御はその数倍高速で実行する。そのため
に、信号の入出力は、外部から同期回路４に入力される
低い周波数のクロックに同期して動作する入出力回路５
を介して行う。プロセッサ外部とは低周波数で信号のや
りとりを行い、内部では高速に行うので、外部記憶回路
６とのデータのやりとりが１サイクルで行われる。この
ため、低消費電力化を実現できる。しかも、性能の低下
はない。
力でかつ低コストのシステムを実現できる、プロセッサ
の構成と駆動方法を提供する。 【構成】外部記憶回路６のデータ読出しに要するサイク
ル時間と同じ時間で外部とのデータのやりとりを行い、
内部回路の制御はその数倍高速で実行する。そのため
に、信号の入出力は、外部から同期回路４に入力される
低い周波数のクロックに同期して動作する入出力回路５
を介して行う。プロセッサ外部とは低周波数で信号のや
りとりを行い、内部では高速に行うので、外部記憶回路
６とのデータのやりとりが１サイクルで行われる。この
ため、低消費電力化を実現できる。しかも、性能の低下
はない。
Description
【０００１】
【産業上の利用分野】本発明は、プロセッサとその駆動
方法に関するものである。
方法に関するものである。
【０００２】
【従来の技術】図６に従来のプロセッサの構成を示す。
このプロセッサは、制御回路１，演算回路２，内部記憶
回路３およびバス２２から構成される。外部には外部記
憶回路８が設けられている。同期信号入力信号線４４を
通してプロセッサ外部から同期信号ＣＬＫ０を、制御回
路１，演算回路２および内部記憶回路３に供給する。そ
して、制御回路１，演算回路２および内部記憶回路３の
動作、第１の制御信号線１１および第２の制御信号線３
２による制御信号のやりとり、第１の入出力信号線２
１，第２の入出力信号線３１，第３の入出力信号線８１
およびバス２２によるデータのやりとりを、この外部同
期信号ＣＬＫ０に同期して行う。プロセッサの動作は、
同期信号線４４を通して入力される外部同期信号ＣＬＫ
０によって行われる。また、データや命令の供給速度
は、プロセッサの内部と外部とで同じである。外部記憶
回路８のデータを読みだすサイクル時間は、プロセッサ
のサイクル時間と等しくされている。
このプロセッサは、制御回路１，演算回路２，内部記憶
回路３およびバス２２から構成される。外部には外部記
憶回路８が設けられている。同期信号入力信号線４４を
通してプロセッサ外部から同期信号ＣＬＫ０を、制御回
路１，演算回路２および内部記憶回路３に供給する。そ
して、制御回路１，演算回路２および内部記憶回路３の
動作、第１の制御信号線１１および第２の制御信号線３
２による制御信号のやりとり、第１の入出力信号線２
１，第２の入出力信号線３１，第３の入出力信号線８１
およびバス２２によるデータのやりとりを、この外部同
期信号ＣＬＫ０に同期して行う。プロセッサの動作は、
同期信号線４４を通して入力される外部同期信号ＣＬＫ
０によって行われる。また、データや命令の供給速度
は、プロセッサの内部と外部とで同じである。外部記憶
回路８のデータを読みだすサイクル時間は、プロセッサ
のサイクル時間と等しくされている。
【０００３】このプロセッサでは、内部記憶回路３に格
納されている命令を、第２の制御信号線３２を通して読
出し、制御回路１でデコードする。その結果は、第１の
制御信号線１１を通して演算回路２および内部記憶回路
３に供給される。演算回路２は、制御回路１の指令に従
って処理を行い、結果を第１の入出力信号線２１に出力
し、バス２２および第２の入出力信号線３１を通して内
部記憶回路３に格納する。同様に、第３の入出力信号線
８１を通して外部記憶回路８に格納する。データの読出
しに関しても同様にして行う。これらの動作を、外部か
ら同期信号入力信号線４４を通して供給される同期信号
ＣＬＫ０に同期して行う。
納されている命令を、第２の制御信号線３２を通して読
出し、制御回路１でデコードする。その結果は、第１の
制御信号線１１を通して演算回路２および内部記憶回路
３に供給される。演算回路２は、制御回路１の指令に従
って処理を行い、結果を第１の入出力信号線２１に出力
し、バス２２および第２の入出力信号線３１を通して内
部記憶回路３に格納する。同様に、第３の入出力信号線
８１を通して外部記憶回路８に格納する。データの読出
しに関しても同様にして行う。これらの動作を、外部か
ら同期信号入力信号線４４を通して供給される同期信号
ＣＬＫ０に同期して行う。
【０００４】
【発明が解決しようとする課題】発明が解決しようとす
る問題は、プロセッサを高速に動作させるために、外部
から供給する同期信号ＣＬＫ０およびプロセッサと外部
記憶回路８との信号のやりとりが、高速に行われること
から生ずる。すなわち、プロセッサ内部と外部との信号
のやりとりを高速に行うためには、ＥＣＬ（Ｅｍｉｔｔ
ｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）と呼ばれる、電流
を定常的に流しかつその電流変化により信号を伝搬する
回路が用いられる。ところが、このＥＣＬでは、電流が
常に流れているために消費電力が大きくなる。一方、定
常的に電流が流れない回路形式の、ＴＴＬやＭＯＳトラ
ンジスタによる回路では、信号のやりとりを行うための
電圧振幅が大きいために、雑音や消費電力が増大し高速
化できない。また、外部記憶回路も高速化しなくてはな
らないので、システムのコストの増加と信頼性の低下を
招く。
る問題は、プロセッサを高速に動作させるために、外部
から供給する同期信号ＣＬＫ０およびプロセッサと外部
記憶回路８との信号のやりとりが、高速に行われること
から生ずる。すなわち、プロセッサ内部と外部との信号
のやりとりを高速に行うためには、ＥＣＬ（Ｅｍｉｔｔ
ｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）と呼ばれる、電流
を定常的に流しかつその電流変化により信号を伝搬する
回路が用いられる。ところが、このＥＣＬでは、電流が
常に流れているために消費電力が大きくなる。一方、定
常的に電流が流れない回路形式の、ＴＴＬやＭＯＳトラ
ンジスタによる回路では、信号のやりとりを行うための
電圧振幅が大きいために、雑音や消費電力が増大し高速
化できない。また、外部記憶回路も高速化しなくてはな
らないので、システムのコストの増加と信頼性の低下を
招く。
【０００５】本発明の目的は、このような従来の欠点を
除去して、プロセッサの性能を低下させることなく低消
費電力でしかも低コストのシステムを実現するための、
プロセッサの構成と駆動方法を提供する事にある。
除去して、プロセッサの性能を低下させることなく低消
費電力でしかも低コストのシステムを実現するための、
プロセッサの構成と駆動方法を提供する事にある。
【０００６】
【課題を解決するための手段】本発明のプロセッサは、
第１の同期信号入力端子と、第１の制御信号入力端子
と、第１の制御信号出力端子とを有する制御回路と、第
２の同期信号入力端子と、第２の制御信号入力端子と、
第１の入出力端子とを有する演算回路と、第３の同期信
号入力端子と、第３の制御信号入力端子と、第２の制御
信号出力端子と、第２の入出力端子とを有する内部記憶
回路と、第４の同期信号入力端子と、第１の同期信号出
力端子と、第２の同期信号出力端子とを有する同期回路
と、第５の同期信号入力端子と、第３の入出力端子と、
第４の入出力端子とを有する入出力回路とを有し、前記
第１の同期信号入力端子と、前記第２の同期信号入力端
子と、前記第３の同期信号入力端子と、前記第１の同期
信号出力端子とを接続し、前記第１の制御信号入力端子
と、前記第２の制御信号出力端子とを接続し、前記第１
の制御信号出力端子と、前記第２の制御信号入力端子
と、前記第３の制御信号入力端子とを接続し、前記第１
の入出力端子と、前記第２の入出力端子と、前記第３の
入出力端子とをバスにより接続し、前記第２の同期信号
出力端子と、前記第５の同期信号入力端子とを接続した
構成となっている。
第１の同期信号入力端子と、第１の制御信号入力端子
と、第１の制御信号出力端子とを有する制御回路と、第
２の同期信号入力端子と、第２の制御信号入力端子と、
第１の入出力端子とを有する演算回路と、第３の同期信
号入力端子と、第３の制御信号入力端子と、第２の制御
信号出力端子と、第２の入出力端子とを有する内部記憶
回路と、第４の同期信号入力端子と、第１の同期信号出
力端子と、第２の同期信号出力端子とを有する同期回路
と、第５の同期信号入力端子と、第３の入出力端子と、
第４の入出力端子とを有する入出力回路とを有し、前記
第１の同期信号入力端子と、前記第２の同期信号入力端
子と、前記第３の同期信号入力端子と、前記第１の同期
信号出力端子とを接続し、前記第１の制御信号入力端子
と、前記第２の制御信号出力端子とを接続し、前記第１
の制御信号出力端子と、前記第２の制御信号入力端子
と、前記第３の制御信号入力端子とを接続し、前記第１
の入出力端子と、前記第２の入出力端子と、前記第３の
入出力端子とをバスにより接続し、前記第２の同期信号
出力端子と、前記第５の同期信号入力端子とを接続した
構成となっている。
【０００７】そして、前記第４の同期信号入力端子に第
１の同期信号を入力し、前記第２の同期信号出力端子に
前記第１の同期信号と同一周波数の第２の同期信号を出
力し、前記第１の同期信号出力端子に前記第１の同期信
号の周波数を逓倍した周波数を有する第３の同期信号を
出力し、前記第１の同期信号入力端子，前記第２の同期
信号入力端子および前記第３の同期信号入力端子の信号
は前記第３の同期信号とし、前記第１の制御信号入力端
子，前記第１の制御信号出力端子，前記第２の制御信号
入力端子，前記第１の入出力端子，前記第３の制御信号
入力端子，前記第２の制御信号出力端子，前記第２の入
出力端子，前記第３の入出力端子および前記バスの信号
は、前記第３の同期信号に同期した信号とし、前記第５
の同期信号入力端子の信号は前記第２の同期信号とし、
前記第４の入出力端子の信号は、前記第２の同期信号に
同期した信号とする事を特徴とするプロセッサの駆動方
法によって駆動される。
１の同期信号を入力し、前記第２の同期信号出力端子に
前記第１の同期信号と同一周波数の第２の同期信号を出
力し、前記第１の同期信号出力端子に前記第１の同期信
号の周波数を逓倍した周波数を有する第３の同期信号を
出力し、前記第１の同期信号入力端子，前記第２の同期
信号入力端子および前記第３の同期信号入力端子の信号
は前記第３の同期信号とし、前記第１の制御信号入力端
子，前記第１の制御信号出力端子，前記第２の制御信号
入力端子，前記第１の入出力端子，前記第３の制御信号
入力端子，前記第２の制御信号出力端子，前記第２の入
出力端子，前記第３の入出力端子および前記バスの信号
は、前記第３の同期信号に同期した信号とし、前記第５
の同期信号入力端子の信号は前記第２の同期信号とし、
前記第４の入出力端子の信号は、前記第２の同期信号に
同期した信号とする事を特徴とするプロセッサの駆動方
法によって駆動される。
【０００８】
【作用】プロセッサを用いた外部記憶回路のデータ読出
しに要するサイクル時間は、プロセッサの動作サイクル
時間より一般に長い。このため、プロセッサの入出力を
プロセッサの内部と同じ高い動作周波数で行っても、消
費電力が大きくなるだけで性能は改善されない。本発明
のプロセッサは、外部記憶回路のデータ読出しに要する
サイクル時間と同じ時間でデータのやりとりを行い、内
部回路の制御は、その数倍高速で実行する。このため、
入出力回路における消費電力の増大を抑える事ができ
る。一般に、プロセッサの入出力回路での消費電力は、
チップ全体の５０％を占める。従って、入出力インター
フェイスの速度を低くすると、全体の消費電力を下げる
事ができる。この時に性能が低下しない事は、以下の式
で説明できる。プログラムの実行時間Ｔe は、以下の式
で表わされる。
しに要するサイクル時間は、プロセッサの動作サイクル
時間より一般に長い。このため、プロセッサの入出力を
プロセッサの内部と同じ高い動作周波数で行っても、消
費電力が大きくなるだけで性能は改善されない。本発明
のプロセッサは、外部記憶回路のデータ読出しに要する
サイクル時間と同じ時間でデータのやりとりを行い、内
部回路の制御は、その数倍高速で実行する。このため、
入出力回路における消費電力の増大を抑える事ができ
る。一般に、プロセッサの入出力回路での消費電力は、
チップ全体の５０％を占める。従って、入出力インター
フェイスの速度を低くすると、全体の消費電力を下げる
事ができる。この時に性能が低下しない事は、以下の式
で説明できる。プログラムの実行時間Ｔe は、以下の式
で表わされる。
【０００９】 Ｔe ＝（Ｃ＋Ｍa ×Ｍr ×Ｍp ）×Ｔ×Ｉ ここで、Ｃは、１命令当たりのクロック数（以下ＣＰＩ
と記す）、Ｍa は、１命令当たりの平均内部記憶回路ア
クセス回数、Ｍr は、内部記憶回路アクセスにおけるミ
ス率、Ｍp は、内部記憶回路ペアクセスにミスしたとき
に外部回路アクセスに要するサイクル、すなわちミスペ
ナルティ、Ｔは、プロセッサのクロックサイクル時間、
Ｉは、プログラムの命令数、である。
と記す）、Ｍa は、１命令当たりの平均内部記憶回路ア
クセス回数、Ｍr は、内部記憶回路アクセスにおけるミ
ス率、Ｍp は、内部記憶回路ペアクセスにミスしたとき
に外部回路アクセスに要するサイクル、すなわちミスペ
ナルティ、Ｔは、プロセッサのクロックサイクル時間、
Ｉは、プログラムの命令数、である。
【００１０】次に、１ＧＨｚの周波数で演算処理や内部
記憶回路を動作できるプロセッサとし、外部記憶回路の
サイクル時間は１０ｎｓｅｃを仮定して話を進める。こ
の場合、Ｔ＝１ｎｓｅｃである。Ｉ＝１００００、Ｍp
＝１０、Ｍr ＝０．１、Ｍa ＝１、Ｃ＝１．５とすると
Ｔe＝２５μｓｅｃである。これは、内部動作周波数と
おなじ１ＧＨｚで入出力回路を動作させた事に相当す
る。
記憶回路を動作できるプロセッサとし、外部記憶回路の
サイクル時間は１０ｎｓｅｃを仮定して話を進める。こ
の場合、Ｔ＝１ｎｓｅｃである。Ｉ＝１００００、Ｍp
＝１０、Ｍr ＝０．１、Ｍa ＝１、Ｃ＝１．５とすると
Ｔe＝２５μｓｅｃである。これは、内部動作周波数と
おなじ１ＧＨｚで入出力回路を動作させた事に相当す
る。
【００１１】これに対して、入出力回路を１０倍の１０
ｎｓｅｃでゆっくり動作させると、Ｉ、Ｍr 、Ｍa は変
わらずに、Ｃ＝１．５／１０、Ｍp ＝１になる。この結
果、Ｔe は１０ｎｓｅｃとなり、１ＧＨｚ入出力周波数
の時と変わらない。つまり、プロセッサ内部の動作周波
数と外部記憶回路のサイクル時間が決まると、性能は一
意に決まる。そして、プロセッサの入出力周波数は、外
部記憶回路のサイクル周波数とするのがよい。
ｎｓｅｃでゆっくり動作させると、Ｉ、Ｍr 、Ｍa は変
わらずに、Ｃ＝１．５／１０、Ｍp ＝１になる。この結
果、Ｔe は１０ｎｓｅｃとなり、１ＧＨｚ入出力周波数
の時と変わらない。つまり、プロセッサ内部の動作周波
数と外部記憶回路のサイクル時間が決まると、性能は一
意に決まる。そして、プロセッサの入出力周波数は、外
部記憶回路のサイクル周波数とするのがよい。
【００１２】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。
を参照して説明する。
【００１３】図１に本発明のプロセッサの第１の実施例
の構成を示す。制御回路１，演算回路２，内部記憶回路
３，バス２２，同期回路４および入出力回路５から構成
される。外部には外部記憶回路６が設けられている。同
期回路４は、同期信号入力信号線４３を通して入力され
る外部同期信号ＣＬＫ０の周波数を逓倍し、この逓倍さ
れた第１の同期信号ＣＬＫ１を、第１の同期信号出力信
号線４１を通して制御回路１，演算回路２および内部記
憶回路３に供給する。また、同期回路４は同時に、外部
同期信号ＣＬＫＯと同一の周波数を有する第２の同期信
号ＣＬＫ２を、第２の同期信号出力信号線４２を通して
入出力回路５に供給する。この結果、制御回路１，演算
回路２および内部記憶回路３の動作、第１の制御信号線
１１および第２の制御信号線３２による制御信号のやり
とり、第１の入出力信号線２１，第２の入出力信号線３
１，第４の入出力信号線５１およびバス２２によるデー
タのやりとりを、第１の同期信号ＣＬＫ１に同期して行
う。第１の同期信号ＣＬＫＯは、外部同期信号ＣＬＫ１
を逓倍しているため高周波数である。これに対してプロ
セッサ外部とプロセッサ内部との信号のやりとりは、第
５の入出力信号線６１を通して、前述の第２の同期信号
ＣＬＫ２に同期して行われる。第２の同期信号ＣＬＫ２
は、外部同期信号ＣＬＫ０と同一周波数であるため、演
算回路２や内部記憶回路３に比べて動作周波数が低い。
の構成を示す。制御回路１，演算回路２，内部記憶回路
３，バス２２，同期回路４および入出力回路５から構成
される。外部には外部記憶回路６が設けられている。同
期回路４は、同期信号入力信号線４３を通して入力され
る外部同期信号ＣＬＫ０の周波数を逓倍し、この逓倍さ
れた第１の同期信号ＣＬＫ１を、第１の同期信号出力信
号線４１を通して制御回路１，演算回路２および内部記
憶回路３に供給する。また、同期回路４は同時に、外部
同期信号ＣＬＫＯと同一の周波数を有する第２の同期信
号ＣＬＫ２を、第２の同期信号出力信号線４２を通して
入出力回路５に供給する。この結果、制御回路１，演算
回路２および内部記憶回路３の動作、第１の制御信号線
１１および第２の制御信号線３２による制御信号のやり
とり、第１の入出力信号線２１，第２の入出力信号線３
１，第４の入出力信号線５１およびバス２２によるデー
タのやりとりを、第１の同期信号ＣＬＫ１に同期して行
う。第１の同期信号ＣＬＫＯは、外部同期信号ＣＬＫ１
を逓倍しているため高周波数である。これに対してプロ
セッサ外部とプロセッサ内部との信号のやりとりは、第
５の入出力信号線６１を通して、前述の第２の同期信号
ＣＬＫ２に同期して行われる。第２の同期信号ＣＬＫ２
は、外部同期信号ＣＬＫ０と同一周波数であるため、演
算回路２や内部記憶回路３に比べて動作周波数が低い。
【００１４】本実施例のプロセッサでは、内部記憶回路
３に格納されている命令を、第２の制御信号線３２を通
して読出し、制御回路１でデコードし、その結果を第１
の制御信号線１１を通して、演算回路２および内部記憶
回路３に供給する。演算回路２は、制御回路１の指令に
従って処理を行い、結果を第１の入出力信号線２１に出
力し、バス２２および第２の入出力信号線３１を通し
て、内部記憶回路３に格納する。同様に、第４の入出力
信号線５１を通して、入出力回路５に供給し、第２の同
期信号ＣＬＫ２に同期して、第５の入出力信号線６１を
通して、外部記憶回路６に格納する。データの読出しに
関しても同様にして行う。
３に格納されている命令を、第２の制御信号線３２を通
して読出し、制御回路１でデコードし、その結果を第１
の制御信号線１１を通して、演算回路２および内部記憶
回路３に供給する。演算回路２は、制御回路１の指令に
従って処理を行い、結果を第１の入出力信号線２１に出
力し、バス２２および第２の入出力信号線３１を通し
て、内部記憶回路３に格納する。同様に、第４の入出力
信号線５１を通して、入出力回路５に供給し、第２の同
期信号ＣＬＫ２に同期して、第５の入出力信号線６１を
通して、外部記憶回路６に格納する。データの読出しに
関しても同様にして行う。
【００１５】図２に、本発明のプロセッサの第２の実施
例の構成を示す。第１の実施例に比べて、第２の内部記
憶回路７と内部記憶回路７の専用バス７３を付加してい
る。本実施例は、内部記憶回路を２面有する事で、例え
ば、データを記憶する記憶回路と命令を記憶する記憶回
路とを分離して使用できる。その時、内部記憶回路の内
容を外部に読出しまたは外部から書き込むために、第６
の入出力信号線７２，第７の入出力信号線７１および内
部記憶回路専用バス７３を通して入出力回路５とデータ
のやりとりを行う。本実施例においても、プロセッサ内
部での信号のやりとりは高い周波数で行われ、プロセッ
サ外部と内部との信号のやりとりは低い周波数で行われ
る。
例の構成を示す。第１の実施例に比べて、第２の内部記
憶回路７と内部記憶回路７の専用バス７３を付加してい
る。本実施例は、内部記憶回路を２面有する事で、例え
ば、データを記憶する記憶回路と命令を記憶する記憶回
路とを分離して使用できる。その時、内部記憶回路の内
容を外部に読出しまたは外部から書き込むために、第６
の入出力信号線７２，第７の入出力信号線７１および内
部記憶回路専用バス７３を通して入出力回路５とデータ
のやりとりを行う。本実施例においても、プロセッサ内
部での信号のやりとりは高い周波数で行われ、プロセッ
サ外部と内部との信号のやりとりは低い周波数で行われ
る。
【００１６】図３に本実施例のタイミング図を示す。図
３（ａ）は、従来のプロセッサの命令実行タイミングで
ある。上部に、プロセッサ内部のクロック信号を第１サ
イクルから第１４サイクルまで示した。プロセッサの入
出力回路の動作クロック周波数とプロセッサ内部の動作
クロック周波数とを等しくしている。図３（ａ）を参照
すると、各命令がほとんどの場合１サイクルで実行され
ているが、これは、必要とする命令またはデータが内部
記憶回路３に格納されている時の状態である。しかし、
必要とするデータや命令が内部記憶回路３にない場合
は、外部記憶回路８にデータをアクセスししなければな
らない。これが、第６サイクルから第１０サイクルに示
されている。この例では、外部記憶回路８のサイクル時
間が、プロセッサ内部のサイクル時間の５倍である。
図３（ｂ）は、本実施例の命令実行タイミングである。
上部に、入出力回路の動作クロック信号を示した。入出
力回路の動作クロック周波数は、プロセッサの動作クロ
ック周波数の１／５とした。ここで、図３（ａ）の上部
に示したプロセッサ内部のクロック信号を実クロック信
号、図３（ｂ）の上部に示したプロセッサ入出力回路の
クロック信号を仮想クロック信号と呼ぶ。本実施例の場
合、仮想クロック信号の周波数は、実クロック信号の周
波数の５分の１であると言える。しかし、１仮想クロッ
ク当たりの命令実行数は５倍になり、かつ、外部記憶回
路とのデータのやりとりを仮想クロック１つで行えるた
め、全体としてのプログラムの処理時間は同じである。
３（ａ）は、従来のプロセッサの命令実行タイミングで
ある。上部に、プロセッサ内部のクロック信号を第１サ
イクルから第１４サイクルまで示した。プロセッサの入
出力回路の動作クロック周波数とプロセッサ内部の動作
クロック周波数とを等しくしている。図３（ａ）を参照
すると、各命令がほとんどの場合１サイクルで実行され
ているが、これは、必要とする命令またはデータが内部
記憶回路３に格納されている時の状態である。しかし、
必要とするデータや命令が内部記憶回路３にない場合
は、外部記憶回路８にデータをアクセスししなければな
らない。これが、第６サイクルから第１０サイクルに示
されている。この例では、外部記憶回路８のサイクル時
間が、プロセッサ内部のサイクル時間の５倍である。
図３（ｂ）は、本実施例の命令実行タイミングである。
上部に、入出力回路の動作クロック信号を示した。入出
力回路の動作クロック周波数は、プロセッサの動作クロ
ック周波数の１／５とした。ここで、図３（ａ）の上部
に示したプロセッサ内部のクロック信号を実クロック信
号、図３（ｂ）の上部に示したプロセッサ入出力回路の
クロック信号を仮想クロック信号と呼ぶ。本実施例の場
合、仮想クロック信号の周波数は、実クロック信号の周
波数の５分の１であると言える。しかし、１仮想クロッ
ク当たりの命令実行数は５倍になり、かつ、外部記憶回
路とのデータのやりとりを仮想クロック１つで行えるた
め、全体としてのプログラムの処理時間は同じである。
【００１７】図４に、第１の実施例および第２の実施例
において、プロクラムの処理時間Ｔe の式（式）を用
いて求めた、Ｔｅ／（Ｔ・Ｉ）（但し、Ｔは実クロック
サイクル時間、Ｉはプログラムの命令数）と仮想クロッ
クサイクル時間との関係を示す。尚、外部記憶回路６の
サイクル時間を５Ｔとする。また、仮想クロックサイク
ル時間を実クロックサイクル時間Ｔと等しくしたときの
ＣＰＩを１．５、１命令当たりの平均内部記憶回路アク
セス回数Ｍa を１、内部記憶回路アクセスにおけるミス
率Ｍr を０．１とする。外部記憶回路６のサイクル時間
が５Ｔであるから、内部記憶回路３のアクセスにミスし
たときに外部記憶回路６のアクセスに要するサイクル、
すなわちミスペナルティＭp は５となる。図４に示すよ
うに、仮想クロック時間が外部記憶回路６のサイクル時
間に等しい５Ｔから実クロックサイクル時間Ｔの間で
は、処理時間Ｔｅは一定である。しかし、仮想クロック
時間を５Ｔより大きくすると、処理時間Ｔｅは大きくな
る。つまり、仮想動作クロック周波数は、実動作クロッ
ク周波数ｆ0 の５分の１まで低くしても処理性能は劣化
しない。
において、プロクラムの処理時間Ｔe の式（式）を用
いて求めた、Ｔｅ／（Ｔ・Ｉ）（但し、Ｔは実クロック
サイクル時間、Ｉはプログラムの命令数）と仮想クロッ
クサイクル時間との関係を示す。尚、外部記憶回路６の
サイクル時間を５Ｔとする。また、仮想クロックサイク
ル時間を実クロックサイクル時間Ｔと等しくしたときの
ＣＰＩを１．５、１命令当たりの平均内部記憶回路アク
セス回数Ｍa を１、内部記憶回路アクセスにおけるミス
率Ｍr を０．１とする。外部記憶回路６のサイクル時間
が５Ｔであるから、内部記憶回路３のアクセスにミスし
たときに外部記憶回路６のアクセスに要するサイクル、
すなわちミスペナルティＭp は５となる。図４に示すよ
うに、仮想クロック時間が外部記憶回路６のサイクル時
間に等しい５Ｔから実クロックサイクル時間Ｔの間で
は、処理時間Ｔｅは一定である。しかし、仮想クロック
時間を５Ｔより大きくすると、処理時間Ｔｅは大きくな
る。つまり、仮想動作クロック周波数は、実動作クロッ
ク周波数ｆ0 の５分の１まで低くしても処理性能は劣化
しない。
【００１８】次に、図５に、入出力回路の消費電力を、
ＴＴＬとＥＣＬとで比較した結果を示す。例えば、実動
作クロック周波数が２５０ＭＨｚの場合、仮想動作クロ
ック周波数を５分の１にできると、入出力回路の消費電
力を４０％に削減できることがわかる。尚、図５におい
ては、出力回路数が１５０個、電源電圧を３．３Ｖ、１
ＥＣＬ出力回路の電流を２ｍＡ、出力回路の負荷容量を
１０ｐＦ、同時動作する出力回路数を２分の１とした。
ＴＴＬとＥＣＬとで比較した結果を示す。例えば、実動
作クロック周波数が２５０ＭＨｚの場合、仮想動作クロ
ック周波数を５分の１にできると、入出力回路の消費電
力を４０％に削減できることがわかる。尚、図５におい
ては、出力回路数が１５０個、電源電圧を３．３Ｖ、１
ＥＣＬ出力回路の電流を２ｍＡ、出力回路の負荷容量を
１０ｐＦ、同時動作する出力回路数を２分の１とした。
【００１９】
【発明の効果】以上説明したように、本発明のプロセッ
サにおいては、外部とのデータのやりとりを、外部記憶
回路のデータ読出しに要するサイクル時間と同じ時間で
行い、内部回路の制御はこの数倍高速で実行している。
このことにより、本発明によれば、システムの処理速度
を犠牲にすることなく、しかも、消費電力を大幅に減ら
すことのできるプロセッサおよびその駆動方法を提供す
ることができる。
サにおいては、外部とのデータのやりとりを、外部記憶
回路のデータ読出しに要するサイクル時間と同じ時間で
行い、内部回路の制御はこの数倍高速で実行している。
このことにより、本発明によれば、システムの処理速度
を犠牲にすることなく、しかも、消費電力を大幅に減ら
すことのできるプロセッサおよびその駆動方法を提供す
ることができる。
【図１】本発明の第１の実施例のプロセッサの構成を示
すブロック図である。
すブロック図である。
【図２】本発明の第２の実施例のプロセッサの構成を示
すブロック図である。
すブロック図である。
【図３】分図（ａ）は、従来のプロセッサにおける命令
実行タイミング図である。 分図（ｂ）は、本発明の第１の実施例および第２の実施
例のプロセッサにおける命令実行タイミング図である。
実行タイミング図である。 分図（ｂ）は、本発明の第１の実施例および第２の実施
例のプロセッサにおける命令実行タイミング図である。
【図４】本発明の第１の実施例および第２の実施例にお
いて、仮想クロックサイクル時間と処理時間との関係を
示す図である。
いて、仮想クロックサイクル時間と処理時間との関係を
示す図である。
【図５】本発明の第２の実施例および実施例において、
回路形成と仮想クロック動作周波数との関係を示す図で
ある。
回路形成と仮想クロック動作周波数との関係を示す図で
ある。
【図６】従来のプロセッサの構成を示すブロック図であ
る。
る。
１ 制御回路 ２ 演算回路 ３，７ 内部記憶回路 ４ 同期回路 ５ 入出力回路 ６，８ 外部記憶回路 １１，３２ 制御信号線 ２１，３１，５１，６１，７１，７２，８１ 入出力
信号線 ２２，７３ バス ４１，４２ 同期信号出力信号線 ４３，４４ 同期信号入力信号線
信号線 ２２，７３ バス ４１，４２ 同期信号出力信号線 ４３，４４ 同期信号入力信号線
Claims (2)
- 【請求項１】 第１の同期信号入力端子と、第１の制御
信号入力端子と、第１の制御信号出力端子とを有する制
御回路と、 第２の同期信号入力端子と、第２の制御信号入力端子
と、第１の入出力端子とを有する演算回路と、 第３の同期信号入力端子と、第３の制御信号入力端子
と、第２の制御信号出力端子と、第２の入出力端子とを
有する内部記憶回路と、 第４の同期信号入力端子と、第１の同期信号出力端子
と、第２の同期信号出力端子とを有する同期回路と、 第５の同期信号入力端子と、第３の入出力端子と、第４
の入出力端子とを有する入出力回路とを有し、 前記第１の同期信号入力端子と、前記第２の同期信号入
力端子と、前記第３の同期信号入力端子と、前記第１の
同期信号出力端子とを接続し、 前記第１の制御信号入力端子と、前記第２の制御信号出
力端子とを接続し、 前記第１の制御信号出力端子と、前記第２の制御信号入
力端子と、前記第３の制御信号入力端子とを接続し、 前記第１の入出力端子と、前記第２の入出力端子と、前
記第３の入出力端子とをバスにより接続し、 前記第２の同期信号出力端子と、前記第５の同期信号入
力端子とを接続することを特徴とするプロセッサ。 - 【請求項２】 第１の同期信号入力端子と、第１の制御
信号入力端子と、第１の制御信号出力端子とを有する制
御回路と、 第２の同期信号入力端子と、第２の制御信号入力端子
と、第１の入出力端子とを有する演算回路と、 第３の同期信号入力端子と、第３の制御信号入力端子
と、第２の制御信号出力端子と、第２の入出力端子とを
有する内部記憶回路と、 第４の同期信号入力端子と、第１の同期信号出力端子
と、第２の同期信号出力端子とを有する同期回路と、 第５の同期信号入力端子と、第３の入出力端子と、第４
の入出力端子とを有する入出力回路とを有し、 前記第１の同期信号入力端子と、前記第２の同期信号入
力端子と、前記第３の同期信号入力端子と、前記第１の
同期信号出力端子とを接続し、 前記第１の制御信号入力端子と、前記第２の制御信号出
力端子とを接続し、 前記第１の制御信号出力端子と、前記第２の制御信号入
力端子と、前記第３の制御信号入力端子とを接続し、 前記第１の入出力端子と、前記第２の入出力端子と、前
記第３の入出力端子とをバスにより接続し、 前記第２の同期信号出力端子と、前記第５の同期信号入
力端子とを接続するプロセッサにおいて、 前記第４の同期信号入力端子に第１の同期信号を入力
し、前記第２の同期信号出力端子に前記第１の同期信号
と同一周波数の第２の同期信号を出力し、前記第１の同
期信号出力端子に前記第１の同期信号の周波数を逓倍し
た周波数を有する第３の同期信号を出力し、 前記第１の同期信号入力端子，前記第２の同期信号入力
端子および前記第３の同期信号入力端子の信号は前記第
３の同期信号とし、 前記第１の制御信号入力端子，前記第１の制御信号出力
端子，前記第２の制御信号入力端子，前記第１の入出力
端子，前記第３の制御信号入力端子，前記第２の制御信
号出力端子，前記第２の入出力端子，前記第３の入出力
端子および前記バスの信号は、前記第３の同期信号に同
期した信号とし、 前記第５の同期信号入力端子の信号は前記第２の同期信
号とし、 前記第４の入出力端子の信号は、前記第２の同期信号に
同期した信号とする事を特徴とするプロセッサの駆動方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218756A JPH0553985A (ja) | 1991-08-29 | 1991-08-29 | プロセツサおよびその駆動方法 |
| CA 2076933 CA2076933A1 (en) | 1991-08-29 | 1992-08-26 | Processor and method of driving the same |
| EP92114762A EP0530712A1 (en) | 1991-08-29 | 1992-08-28 | Multiple-clocked processor and method of operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218756A JPH0553985A (ja) | 1991-08-29 | 1991-08-29 | プロセツサおよびその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0553985A true JPH0553985A (ja) | 1993-03-05 |
Family
ID=16724918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3218756A Pending JPH0553985A (ja) | 1991-08-29 | 1991-08-29 | プロセツサおよびその駆動方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0530712A1 (ja) |
| JP (1) | JPH0553985A (ja) |
| CA (1) | CA2076933A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09185582A (ja) * | 1995-12-29 | 1997-07-15 | Nec Corp | ローカルバスのクロック制御方式およびクロック制御方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5266346A (en) * | 1975-11-29 | 1977-06-01 | Tokyo Electric Co Ltd | Synch. clock control of microcomputer system |
| JPS57120146A (en) * | 1981-01-16 | 1982-07-27 | Hitachi Ltd | Data transfer device |
| US4677586A (en) * | 1985-06-04 | 1987-06-30 | Texas Instruments Incorporated | Microcomputer device having test mode substituting external RAM for internal RAM |
| US5309561A (en) * | 1990-09-28 | 1994-05-03 | Tandem Computers Incorporated | Synchronous processor unit with interconnected, separately clocked processor sections which are automatically synchronized for data transfer operations |
-
1991
- 1991-08-29 JP JP3218756A patent/JPH0553985A/ja active Pending
-
1992
- 1992-08-26 CA CA 2076933 patent/CA2076933A1/en not_active Abandoned
- 1992-08-28 EP EP92114762A patent/EP0530712A1/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09185582A (ja) * | 1995-12-29 | 1997-07-15 | Nec Corp | ローカルバスのクロック制御方式およびクロック制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0530712A1 (en) | 1993-03-10 |
| CA2076933A1 (en) | 1993-03-01 |
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