JPH07249977A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH07249977A JPH07249977A JP6041519A JP4151994A JPH07249977A JP H07249977 A JPH07249977 A JP H07249977A JP 6041519 A JP6041519 A JP 6041519A JP 4151994 A JP4151994 A JP 4151994A JP H07249977 A JPH07249977 A JP H07249977A
- Authority
- JP
- Japan
- Prior art keywords
- state
- output
- buffers
- tri
- circuit
- Prior art date
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Abstract
(57)【要約】
【目的】 複数のトライステートバッファのうち２つ以
上が同時にイネーブルとなり、バス競合が生じたとき、
そのバッファの出力トランジスタの破損を防止する。 【構成】 トライステートバッファ３−１〜３−ｎのう
ち２つ以上がイネーブルになったこと（バス競合）を、
制御端子４−１〜４−ｎの制御信号の論理状態により検
出回路５で検出する。検出回路５では、その検出に応答
して出力Ｙに“Ｌ”が生成される。この“Ｌ”が各バッ
ファ３−１〜３−ｎの入力部のアンドゲート２−１〜２
−ｎの一入力となっているので、共通出力端子８は強制
的に“Ｌ”に固定され、バス競合によるバッファの出力
トランジスタの破損は防止される。
上が同時にイネーブルとなり、バス競合が生じたとき、
そのバッファの出力トランジスタの破損を防止する。 【構成】 トライステートバッファ３−１〜３−ｎのう
ち２つ以上がイネーブルになったこと（バス競合）を、
制御端子４−１〜４−ｎの制御信号の論理状態により検
出回路５で検出する。検出回路５では、その検出に応答
して出力Ｙに“Ｌ”が生成される。この“Ｌ”が各バッ
ファ３−１〜３−ｎの入力部のアンドゲート２−１〜２
−ｎの一入力となっているので、共通出力端子８は強制
的に“Ｌ”に固定され、バス競合によるバッファの出力
トランジスタの破損は防止される。
Description
【０００１】
【産業上の利用分野】本発明は論理回路に関し、特に半
導体論理集積回路内部に設けられる内部共通バスライン
の制御方式に関するものである。
導体論理集積回路内部に設けられる内部共通バスライン
の制御方式に関するものである。
【０００２】
【従来の技術】従来、この種の内部共通バスラインに
は、複数のトライステートバッファの出力が共通に接続
されており、これ等、トライステートバッファのうち一
つのみを選択的にイネーブル状態としてバスラインの競
合を防止するようになっている。そして、全てのトライ
ステートバッファがディスエーブル状態になったときの
み、共通バスラインのフローティングを防止すべくフロ
ーティング防止回路が組込まれている。
は、複数のトライステートバッファの出力が共通に接続
されており、これ等、トライステートバッファのうち一
つのみを選択的にイネーブル状態としてバスラインの競
合を防止するようになっている。そして、全てのトライ
ステートバッファがディスエーブル状態になったときの
み、共通バスラインのフローティングを防止すべくフロ
ーティング防止回路が組込まれている。
【０００３】この様な機能を有する従来回路として、特
開昭６４−３２５２４号公報に開示の論理回路があり、
図５にその回路図を示す。
開昭６４−３２５２４号公報に開示の論理回路があり、
図５にその回路図を示す。
【０００４】図５において、共通バスラインへの出力端
子８に各出力が共通に接続された複数（図では、４個）
のトライステートバッファ３−１〜３−４が設けられて
おり、各バッファ３−１〜３−４の外部制御端子４−１
〜４−４の制御信号に応じてイネーブル状態が制御され
る。イネーブル状態のときには各入力端子１−１〜１−
４がバッファ３−１〜３−４を夫々介して出力端子８へ
導出され、ディスエーブル状態のときにはハイインピー
ダンス出力となる。
子８に各出力が共通に接続された複数（図では、４個）
のトライステートバッファ３−１〜３−４が設けられて
おり、各バッファ３−１〜３−４の外部制御端子４−１
〜４−４の制御信号に応じてイネーブル状態が制御され
る。イネーブル状態のときには各入力端子１−１〜１−
４がバッファ３−１〜３−４を夫々介して出力端子８へ
導出され、ディスエーブル状態のときにはハイインピー
ダンス出力となる。
【０００５】２つ以上のトライステートバッファがイネ
ーブル状態にならない様に、外部制御端子４−１〜４−
４の制御信号が制御されるようになっている。
ーブル状態にならない様に、外部制御端子４−１〜４−
４の制御信号が制御されるようになっている。
【０００６】更に、全てのトライステートバッファがデ
ィスエーブル状態になったとき、出力端子８がフローテ
ィングになり、共通バスラインの電位が定まらず、よっ
て、ノイズ等に影響されるのを防止するために、フロー
ティング防止回路が設けられている。
ィスエーブル状態になったとき、出力端子８がフローテ
ィングになり、共通バスラインの電位が定まらず、よっ
て、ノイズ等に影響されるのを防止するために、フロー
ティング防止回路が設けられている。
【０００７】このフローティング防止回路は、各外部制
御端子４−１〜４−４の制御信号を入力とする４入力ノ
ア回路６と、このノア出力により制御されるトライステ
ートバッファ７とからなっている。この回路により、全
てのトライステートバッファがディスエーブル状態にな
ると、ノア回路６の出力からイネーブル信号が出力され
て、トライステートバッファ７が始めてイネーブル状態
になり、その出力にローレベル“Ｌ”が生成されて、出
力端子８を強制的に“Ｌ”とするようになっている。
御端子４−１〜４−４の制御信号を入力とする４入力ノ
ア回路６と、このノア出力により制御されるトライステ
ートバッファ７とからなっている。この回路により、全
てのトライステートバッファがディスエーブル状態にな
ると、ノア回路６の出力からイネーブル信号が出力され
て、トライステートバッファ７が始めてイネーブル状態
になり、その出力にローレベル“Ｌ”が生成されて、出
力端子８を強制的に“Ｌ”とするようになっている。
【０００８】
【発明が解決しようとする課題】この様な従来の回路で
は、外部制御信号を、２つ以上のトライステートバッフ
ァが出力イネーブル状態にならないようにコントロール
しているが、このコントロール用のトランジスタ（図示
せず）が破損等により２つ以上のトライステートバッフ
ァがイネーブル状態になり、かつそれ等２つ以上の出力
レベルが相違（バス競合）していると、イネーブル状態
のトライステートバッファの出力トランジスタが短絡し
てしまい、出力トランジスタの破損を招来するという欠
点がある。
は、外部制御信号を、２つ以上のトライステートバッフ
ァが出力イネーブル状態にならないようにコントロール
しているが、このコントロール用のトランジスタ（図示
せず）が破損等により２つ以上のトライステートバッフ
ァがイネーブル状態になり、かつそれ等２つ以上の出力
レベルが相違（バス競合）していると、イネーブル状態
のトライステートバッファの出力トランジスタが短絡し
てしまい、出力トランジスタの破損を招来するという欠
点がある。
【０００９】そこで、本発明はこの様な従来技術の欠点
を解消すべくなされたものであって、その目的とすると
ころは、２つ以上のトライステートバッファがイネーブ
ル状態になってバス競合が生じても、トライステートバ
ッファの出力トランジスタの破損を招くことのない論理
回路を提供することにある。
を解消すべくなされたものであって、その目的とすると
ころは、２つ以上のトライステートバッファがイネーブ
ル状態になってバス競合が生じても、トライステートバ
ッファの出力トランジスタの破損を招くことのない論理
回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明による論理回路
は、出力が共通バスに接続され各々が外部制御信号に応
じてイネーブル状態制御自在な複数のトライステートバ
ッファと、前記外部制御信号の少なくとも２つがイネー
ブル状態を示すときこれ等複数のトライステートバッフ
ァの入力へ論理２値の一方を強制的に供給する手段とを
含むことを特徴とする。
は、出力が共通バスに接続され各々が外部制御信号に応
じてイネーブル状態制御自在な複数のトライステートバ
ッファと、前記外部制御信号の少なくとも２つがイネー
ブル状態を示すときこれ等複数のトライステートバッフ
ァの入力へ論理２値の一方を強制的に供給する手段とを
含むことを特徴とする。
【００１１】本発明による他の論理回路は、前記外部制
御信号の全てがティスエーブル状態を示すとき、前記共
通バスのフローティング状態を抑止するフローティング
抑止手段を更に含むことを特徴とする。
御信号の全てがティスエーブル状態を示すとき、前記共
通バスのフローティング状態を抑止するフローティング
抑止手段を更に含むことを特徴とする。
【００１２】
【実施例】以下に図面を用いて本発明の実施例を説明す
る。
る。
【００１３】図１は本発明の一実施例の回路図であり、
図５と同等部分は同一符号により示す。本例では、ｎ個
（ｎは２以上の整数）のトライステートバッファ３−１
〜３−ｎが設けられ、各出力が共通バスラインへの出力
端子８に接続されている場合を示している。
図５と同等部分は同一符号により示す。本例では、ｎ個
（ｎは２以上の整数）のトライステートバッファ３−１
〜３−ｎが設けられ、各出力が共通バスラインへの出力
端子８に接続されている場合を示している。
【００１４】各トライステートバッファ３−１〜３−ｎ
の入力には、２入力アンドゲート２−１〜２−ｎの各出
力が印加されており、これ等アンドゲート２−１〜２−
ｎを介して各入力端子１−１〜１−ｎへの入力信号がト
ライステートバッファ３−１〜３−ｎへ印加されるよう
になっている。
の入力には、２入力アンドゲート２−１〜２−ｎの各出
力が印加されており、これ等アンドゲート２−１〜２−
ｎを介して各入力端子１−１〜１−ｎへの入力信号がト
ライステートバッファ３−１〜３−ｎへ印加されるよう
になっている。
【００１５】一方、各トライステートバッファ３−１〜
３−ｎの外部制御端子４−１〜４−ｎの各制御信号を入
力（Ｃ１〜Ｃｎ）とする検出回路５が設けられている。
この検出回路５は、入力された制御信号Ｃ１〜Ｃｎの状
態によりトライステートバッファ３−１〜３−ｎのうち
イネーブル状態となっているバッファ数が２以上である
ことを検出して、その出力Ｙに論理“Ｌ”を生成するも
のである。この生成された出力Ｙが先のアンドゲート２
−１〜２−ｎの各他入力となっている。
３−ｎの外部制御端子４−１〜４−ｎの各制御信号を入
力（Ｃ１〜Ｃｎ）とする検出回路５が設けられている。
この検出回路５は、入力された制御信号Ｃ１〜Ｃｎの状
態によりトライステートバッファ３−１〜３−ｎのうち
イネーブル状態となっているバッファ数が２以上である
ことを検出して、その出力Ｙに論理“Ｌ”を生成するも
のである。この生成された出力Ｙが先のアンドゲート２
−１〜２−ｎの各他入力となっている。
【００１６】他の構成は図５のそれと同等であるので、
その説明は省略する。
その説明は省略する。
【００１７】図３及び図４は検出回路５の具体例を夫々
示す図であり、ｎ＝４の場合のものである。図３はオア
ゲート１９−１〜１９−４とナンドゲート２０とからな
り、図４はアンドゲート２３−１，２３−２，オアゲー
ト２４−１，２４−２及びナンドゲート２５からなる。
示す図であり、ｎ＝４の場合のものである。図３はオア
ゲート１９−１〜１９−４とナンドゲート２０とからな
り、図４はアンドゲート２３−１，２３−２，オアゲー
ト２４−１，２４−２及びナンドゲート２５からなる。
【００１８】図３，４は単に例を示すに止まり、種々の
回路構成が考えられるものである。
回路構成が考えられるものである。
【００１９】再び図１を参照すると、検出回路５にて２
つ以上のイネーブル状態が検出されると、出力Ｙに
“Ｌ”が生成され、従って、アンドゲート２−１〜２−
ｎの各出力は強制的に“Ｌ”となるので、共通出力端子
８は“Ｌ”に固定され、バス競合は防止されるのであ
る。
つ以上のイネーブル状態が検出されると、出力Ｙに
“Ｌ”が生成され、従って、アンドゲート２−１〜２−
ｎの各出力は強制的に“Ｌ”となるので、共通出力端子
８は“Ｌ”に固定され、バス競合は防止されるのであ
る。
【００２０】尚、ノアゲート６及びトライステートバッ
ファ７は全てのバッファ３−１〜３−ｎがディスエーブ
ル状態になったときに、共通バスラインのフローティン
グを抑止するものである。
ファ７は全てのバッファ３−１〜３−ｎがディスエーブ
ル状態になったときに、共通バスラインのフローティン
グを抑止するものである。
【００２１】図２は本発明の他の実施例の回路図であ
り、図１と同等部分は同一符号により示している。図１
の例では、検出回路５の出力Ｙ（“Ｌ”）を直接アンド
ゲート１０−１〜１０−ｎを介して各トライステートバ
ッファへ供給し、共通バスラインを“Ｌ”に固定するも
のであるが、図２の例では、共通バスラインを“Ｈ”に
固定するものである。
り、図１と同等部分は同一符号により示している。図１
の例では、検出回路５の出力Ｙ（“Ｌ”）を直接アンド
ゲート１０−１〜１０−ｎを介して各トライステートバ
ッファへ供給し、共通バスラインを“Ｌ”に固定するも
のであるが、図２の例では、共通バスラインを“Ｈ”に
固定するものである。
【００２２】そのために、図１のアンドゲートに代えて
オアゲート１０−１〜１０−ｎを設け、検出回路５の出
力Ｙをインバータ１７を介して各オアゲート１０−１〜
１０−ｎへ夫々入力するようにしたものである。
オアゲート１０−１〜１０−ｎを設け、検出回路５の出
力Ｙをインバータ１７を介して各オアゲート１０−１〜
１０−ｎへ夫々入力するようにしたものである。
【００２３】こうすることにより、２つ以上のトライス
テートバッファがイネーブル状態になれば、検出回路５
の出力Ｙが“Ｌ”となり、よって各オアゲート１０−１
〜１０−ｎの出力は強制的に“Ｈ”となるので、共通バ
スラインは“Ｈ”に固定されるのである。
テートバッファがイネーブル状態になれば、検出回路５
の出力Ｙが“Ｌ”となり、よって各オアゲート１０−１
〜１０−ｎの出力は強制的に“Ｈ”となるので、共通バ
スラインは“Ｈ”に固定されるのである。
【００２４】
【発明の効果】以上述べた如く、本発明によれば、トラ
イステートバッファが２つ以上イネーブル状態になった
ときに、強制的に共通バスラインを論理レベルの１つ
（“Ｌ”または“Ｈ”）に固定するようにしたので、バ
ス競合が生じてバッファの出力トランジスタが破損する
ことはなくなるという効果がある。
イステートバッファが２つ以上イネーブル状態になった
ときに、強制的に共通バスラインを論理レベルの１つ
（“Ｌ”または“Ｈ”）に固定するようにしたので、バ
ス競合が生じてバッファの出力トランジスタが破損する
ことはなくなるという効果がある。
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】検出回路５の一例を示す回路図である。
【図４】検出回路５の他の例を示す回路図である。
【図５】従来の論理回路の例を示す図である。
１−１〜１−ｎ 入力端子 ２−１〜２−ｎ アンドゲート ３−１〜３−ｎ トライステートバッファ ４−１〜４−ｎ 外部制御端子 ５ 検出回路 ６ ノアゲート ７ トライステートバッファ ８ 共通出力端子
Claims (3)
- 【請求項１】 出力が共通バスに接続され各々が外部制
御信号に応じてイネーブル状態制御自在な複数のトライ
ステートバッファと、前記外部制御信号の少なくとも２
つがイネーブル状態を示すときこれ等複数のトライステ
ートバッファの入力へ論理２値の一方を強制的に供給す
る手段とを含むことを特徴とする論理回路。 - 【請求項２】 前記手段は、前記外部制御信号の少なく
とも２つがイネーブル状態を示すことを検出して検出信
号を生成する検出手段と、この検出信号により前記論理
２値の一方を生成して前記複数のトライステートバッフ
ァの入力へ供給する供給手段とを有することを特徴とす
る請求項１記載の論理回路。 - 【請求項３】 前記外部制御信号の全てがディスエーブ
ル状態を示すとき、前記共通バスのフローティング状態
を抑止するフローティング抑止手段を更に含むことを特
徴とする請求項１または２記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6041519A JPH07249977A (ja) | 1994-03-11 | 1994-03-11 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6041519A JPH07249977A (ja) | 1994-03-11 | 1994-03-11 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249977A true JPH07249977A (ja) | 1995-09-26 |
Family
ID=12610635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6041519A Withdrawn JPH07249977A (ja) | 1994-03-11 | 1994-03-11 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249977A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340058B1 (ko) * | 1998-06-27 | 2002-07-18 | 박종섭 | 버스신호전송장치 |
-
1994
- 1994-03-11 JP JP6041519A patent/JPH07249977A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340058B1 (ko) * | 1998-06-27 | 2002-07-18 | 박종섭 | 버스신호전송장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |