JPS63117517A - ハイインピ−ダンス防止回路 - Google Patents
ハイインピ−ダンス防止回路Info
- Publication number
- JPS63117517A JPS63117517A JP61264292A JP26429286A JPS63117517A JP S63117517 A JPS63117517 A JP S63117517A JP 61264292 A JP61264292 A JP 61264292A JP 26429286 A JP26429286 A JP 26429286A JP S63117517 A JPS63117517 A JP S63117517A
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- circuit
- impedance
- high impedance
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- 239000000872 buffer Substances 0.000 claims abstract description 20
- 230000002265 prevention Effects 0.000 claims description 18
- 230000035945 sensitivity Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本弘明はハイインピーダンス防止回路に関し、特にトラ
イステートバッファの複数個の出方を接続して構成する
出力回路のハイインピーダンス防止回路に関する。
イステートバッファの複数個の出方を接続して構成する
出力回路のハイインピーダンス防止回路に関する。
従来、トライステートバッファの複数個の出方を接続し
て構成する出力回路は、その出力がハイインピーダンス
になるとこれに接続される次段の論理集積回路は、論理
処理が誤動作したシ、性能が劣化する等の欠点が有った
。これに対しては、ハイインピーダンス防止回路を組み
込むがもしくはハイインピーダンスにならないように入
力信号を制御することによシなどの手法が利用されてい
る。第３図は従来のハイインピーダンス防止回路の一例
を示すブロック図である。第３図において。
て構成する出力回路は、その出力がハイインピーダンス
になるとこれに接続される次段の論理集積回路は、論理
処理が誤動作したシ、性能が劣化する等の欠点が有った
。これに対しては、ハイインピーダンス防止回路を組み
込むがもしくはハイインピーダンスにならないように入
力信号を制御することによシなどの手法が利用されてい
る。第３図は従来のハイインピーダンス防止回路の一例
を示すブロック図である。第３図において。
トライステートパー７７７１，２，３．４のイネーブル
入力がすべてロウレベルであるとすると、その出力はそ
れぞれハイインピーダンスとなる。そこで、トライステ
ートバッファ１，２，３．４のイネーブル入力信号をハ
イインピーダンス防止回路１５のＮＯＲ回路６の入力と
し、その出力をトライステートバッファ５のイネーブル
入力とすることによってトライステートバッファ５の出
力はハイレベル又はロウレベルとなシかくしてハイイン
ピーダンス化を防止し論理集積回路１４の誤動作等を抑
止している。
入力がすべてロウレベルであるとすると、その出力はそ
れぞれハイインピーダンスとなる。そこで、トライステ
ートバッファ１，２，３．４のイネーブル入力信号をハ
イインピーダンス防止回路１５のＮＯＲ回路６の入力と
し、その出力をトライステートバッファ５のイネーブル
入力とすることによってトライステートバッファ５の出
力はハイレベル又はロウレベルとなシかくしてハイイン
ピーダンス化を防止し論理集積回路１４の誤動作等を抑
止している。
上述した従来のハイインピーダンス防止回路は、トライ
ステートバッファの数だけの入力信号を持ったＮＯＲ回
路と１つのトライステートバッファが必要となりこのこ
とはトライステードパ、７アの数によって回路構成が違
ってしまうと−う欠点を生起する。
ステートバッファの数だけの入力信号を持ったＮＯＲ回
路と１つのトライステートバッファが必要となりこのこ
とはトライステードパ、７アの数によって回路構成が違
ってしまうと−う欠点を生起する。
本発明の目的は上述した欠点を解決し、トライステート
バッファの使用数に左右されず単一の回路構成によって
できるハイインピーダンス防止回路を提供することＫあ
る。
バッファの使用数に左右されず単一の回路構成によって
できるハイインピーダンス防止回路を提供することＫあ
る。
〔問題点を解決するための手段〕
本発明のハイインピーダンス防止回路は、トライステー
トバッファ複数個の出力を接続して構成される出力回路
に付加するハイインピーダンス防止回路において、前記
出力回路のハイインピーダンス状態の有無全感知しつつ
ハイインピーダンス状態の有無に対応して２値の論理値
１１ ｍ 、 Ｉ ０１を出力するハイインピーダンス
感知回路と、このハイインピーダンス感知回路の出力す
る前記２値の論理値を保持するレベル保持回路と、仁の
レベル保持回路の保持レベルにもとづき前記出力回路が
ハイインピーダンスのときにはこれに付与すべき並列低
インピーダンスを発生する低インピーダンス化レベル発
生回路とを備えて構成される。
トバッファ複数個の出力を接続して構成される出力回路
に付加するハイインピーダンス防止回路において、前記
出力回路のハイインピーダンス状態の有無全感知しつつ
ハイインピーダンス状態の有無に対応して２値の論理値
１１ ｍ 、 Ｉ ０１を出力するハイインピーダンス
感知回路と、このハイインピーダンス感知回路の出力す
る前記２値の論理値を保持するレベル保持回路と、仁の
レベル保持回路の保持レベルにもとづき前記出力回路が
ハイインピーダンスのときにはこれに付与すべき並列低
インピーダンスを発生する低インピーダンス化レベル発
生回路とを備えて構成される。
（典施例〕
次に、本発明について図面を参照して詳細に説明する。
第１図は本発明のハイインピーダンス防止回路の一実施
例を示す回路図である。
例を示す回路図である。
第１図に示す実施例のハイインピーダンス防止回路１３
ｒｉ、 ＨＴ （バインベルトリガー）インバータ７お
よびＬＴ（ロウレベルトリガー）インバータ８１７Ｃよ
って構成されるハイインピーダンス感知回路と、インバ
ータ９．ＡＮＤ回路１０および２個のＮＯＲ回路を利用
するＲ Ｓ ５ ｑ子回路１１によって構成されるレベ
ル保持回路と、Ｐチャンネルトランジスタ１２によって
構成されるハイインピーダンス化レベル発生回路により
成り、第１図にはこれを併記してトライステートバッフ
ァ１〜４および論理集積回路１４を示している。
ｒｉ、 ＨＴ （バインベルトリガー）インバータ７お
よびＬＴ（ロウレベルトリガー）インバータ８１７Ｃよ
って構成されるハイインピーダンス感知回路と、インバ
ータ９．ＡＮＤ回路１０および２個のＮＯＲ回路を利用
するＲ Ｓ ５ ｑ子回路１１によって構成されるレベ
ル保持回路と、Ｐチャンネルトランジスタ１２によって
構成されるハイインピーダンス化レベル発生回路により
成り、第１図にはこれを併記してトライステートバッフ
ァ１〜４および論理集積回路１４を示している。
トライステートバッフ７１〜４の出力ｄ、ＨＴインバー
タ７とＬＴインバータ８、およびＰチャンネルトランジ
スタ１４と論理集積回路１４とに供給され、ＨＴインパ
ータフの出力はＡＮＤ回路１０に提供され、またＬＴイ
ンバータ８の出力はインバータ９とＲＳラダチ回路１１
のＳＫ、さらにインバータ９の出力ｒｉＡＮＤ回路ｌＯ
に供給される。またＡＮＤ回路１０の出力ｒｉＲＳラプ
チ回路１１のＲに接続されている。ＲＳラッチ回路１１
は２つのＮＯＲ回路で構成され、そのＱ出力はＰチャン
ネルトランジスタ１２のゲートに供給され、Ｐチャンネ
ルトランジスタ１２のドレインはハイレベルで固定され
る。
タ７とＬＴインバータ８、およびＰチャンネルトランジ
スタ１４と論理集積回路１４とに供給され、ＨＴインパ
ータフの出力はＡＮＤ回路１０に提供され、またＬＴイ
ンバータ８の出力はインバータ９とＲＳラダチ回路１１
のＳＫ、さらにインバータ９の出力ｒｉＡＮＤ回路ｌＯ
に供給される。またＡＮＤ回路１０の出力ｒｉＲＳラプ
チ回路１１のＲに接続されている。ＲＳラッチ回路１１
は２つのＮＯＲ回路で構成され、そのＱ出力はＰチャン
ネルトランジスタ１２のゲートに供給され、Ｐチャンネ
ルトランジスタ１２のドレインはハイレベルで固定され
る。
第２図は第１図の実施例におけるハイインピーダンス感
知回路の動作を説明するためのタイピングチャートであ
る。Ｐチャンネルトランジスタ１２のンースからトライ
ステートバーｐ ７７出力への配線を切断した時にＨＴ
インバータ７、ＬＴインバータ８にハイインピーダンス
が入力された時の両者の出力波形を示すものである。
知回路の動作を説明するためのタイピングチャートであ
る。Ｐチャンネルトランジスタ１２のンースからトライ
ステートバーｐ ７７出力への配線を切断した時にＨＴ
インバータ７、ＬＴインバータ８にハイインピーダンス
が入力された時の両者の出力波形を示すものである。
トライステートバッファ１〜４の出力がハイインピーダ
ンスにあるときは第２図のように、ＨＴインバータ７は
ハイレベル、ＬＴインバータ８はロウレベルとなる。し
たがってＡＮＤ回路１ｏの出力はハイレベルになシ、Ｒ
Ｓラッチ回路１１のＱ出力はロウレベルになシＰチャン
ネルトランジスタ１２ｒｉオンし、Ｐチャンネルトラン
ジスタ１２０ンースはハイレベルとなシトライステート
バ。
ンスにあるときは第２図のように、ＨＴインバータ７は
ハイレベル、ＬＴインバータ８はロウレベルとなる。し
たがってＡＮＤ回路１ｏの出力はハイレベルになシ、Ｒ
Ｓラッチ回路１１のＱ出力はロウレベルになシＰチャン
ネルトランジスタ１２ｒｉオンし、Ｐチャンネルトラン
ジスタ１２０ンースはハイレベルとなシトライステート
バ。
ファ１〜４の出力はハイインピーダンスカラハイレベル
に変換される。その結果、ＨＴインバータ７とＬＴイン
バータ８の出力は両方ともロウレベルとなって几Ｓラッ
チ回路１２によりてそのＱ出力はロウレベルを保持する
。またトライステートバッファ１〜４の出力がロウレベ
ルの時、ＲＳライチ回路１２のＱ出力はハイレベルとな
シ、Ｐチャンネルトランジスタ１２ｒｉオンする。この
ように、トライステートバッファ１〜４の出力がハイイ
ンピーダンスになるとハイレベルを強制的に印加するこ
とにより目的を達することかで酉る。
に変換される。その結果、ＨＴインバータ７とＬＴイン
バータ８の出力は両方ともロウレベルとなって几Ｓラッ
チ回路１２によりてそのＱ出力はロウレベルを保持する
。またトライステートバッファ１〜４の出力がロウレベ
ルの時、ＲＳライチ回路１２のＱ出力はハイレベルとな
シ、Ｐチャンネルトランジスタ１２ｒｉオンする。この
ように、トライステートバッファ１〜４の出力がハイイ
ンピーダンスになるとハイレベルを強制的に印加するこ
とにより目的を達することかで酉る。
以上の説明においては例としてレベル発生回路にＰチャ
ンネルトランジスタを利用しそのドレインをハイレベル
で固定して用いたが、これに限られることは無く％Ｎチ
ャンネルトランジスタでも、ンースをロウレベルで固定
しても同様の効果が得られ本発明の目的を達することが
できることは明らかである。
ンネルトランジスタを利用しそのドレインをハイレベル
で固定して用いたが、これに限られることは無く％Ｎチ
ャンネルトランジスタでも、ンースをロウレベルで固定
しても同様の効果が得られ本発明の目的を達することが
できることは明らかである。
以上説明したように本発明によれば、トライステードパ
リファ複数個の出力を接続して構成される出力回路に接
続するハイインピーダンス防止回路において、前記出力
回路のインピーダンス状態を感知しつつ出力インピーダ
ンスがハイインピーダンスとなることを抑止する手段を
備えることにより、トライステートバッファの数に左右
されることなくハイインピーダンス化を防止しうる単一
回路構成のハイインピーダンス防止回路が実現できると
いう効果がある。
リファ複数個の出力を接続して構成される出力回路に接
続するハイインピーダンス防止回路において、前記出力
回路のインピーダンス状態を感知しつつ出力インピーダ
ンスがハイインピーダンスとなることを抑止する手段を
備えることにより、トライステートバッファの数に左右
されることなくハイインピーダンス化を防止しうる単一
回路構成のハイインピーダンス防止回路が実現できると
いう効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図のハイインピーダンス感知回路の動作を説明するため
のタイミングチャート、第３図は従来のハイインピーダ
ンス防止回路の一例を示すブロック図である。 １〜５・・・・・・トライステードパ、ファ、６・・・
・・・ＮＯ几回路、７・・・・・・ＨＴインバータ、８
・・・・・・ＬＴインバータ、９・・・・・・インバー
タ、１０・・・・・・ＡＮＤ回路、１１・・・・・・Ｂ
Ｓラプチ回路、１２・・・・・・Ｐチャンネルトランジ
スタ、１３．１５・・・・・・ハイインピーダンス防止
回路、１４・・・・・・論理集積回路。 躬ど 図 躬３ 図 。
図のハイインピーダンス感知回路の動作を説明するため
のタイミングチャート、第３図は従来のハイインピーダ
ンス防止回路の一例を示すブロック図である。 １〜５・・・・・・トライステードパ、ファ、６・・・
・・・ＮＯ几回路、７・・・・・・ＨＴインバータ、８
・・・・・・ＬＴインバータ、９・・・・・・インバー
タ、１０・・・・・・ＡＮＤ回路、１１・・・・・・Ｂ
Ｓラプチ回路、１２・・・・・・Ｐチャンネルトランジ
スタ、１３．１５・・・・・・ハイインピーダンス防止
回路、１４・・・・・・論理集積回路。 躬ど 図 躬３ 図 。
Claims (1)
- トライステートバッファ（ｔｒｉ−ｓｔａｔｅｂｕｆｆ
ｅｒ）複数個の出力を接続して構成される出力回路に付
加するハイインピーダンス防止回路において、前記出力
回路のハイインピーダンス状態の有無を感知しつつハイ
インピーダンス状態の有無に対応して２値の論理値“１
”、“０”を出力するハイインピーダンス感知回路と、
このハイインピーダンス感知回路の出力する前記２値の
論理値を保持するレベル保持回路と、このレベル保持回
路の保持レベルにもとづき前記出力回路がハイインピー
ダンスのときにはこれに付与すべき並列低インピーダン
スを発生する低インピーダンス化レベル発生回路とを備
えて成ることを特徴とするハイインピーダンス防止回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61264292A JPH0622324B2 (ja) | 1986-11-05 | 1986-11-05 | ハイインピ−ダンス防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61264292A JPH0622324B2 (ja) | 1986-11-05 | 1986-11-05 | ハイインピ−ダンス防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63117517A true JPS63117517A (ja) | 1988-05-21 |
| JPH0622324B2 JPH0622324B2 (ja) | 1994-03-23 |
Family
ID=17401138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61264292A Expired - Lifetime JPH0622324B2 (ja) | 1986-11-05 | 1986-11-05 | ハイインピ−ダンス防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622324B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56172126U (ja) * | 1980-05-23 | 1981-12-19 | ||
| JPS6041325A (ja) * | 1983-08-16 | 1985-03-05 | Nec Corp | 半導体集積回路 |
-
1986
- 1986-11-05 JP JP61264292A patent/JPH0622324B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56172126U (ja) * | 1980-05-23 | 1981-12-19 | ||
| JPS6041325A (ja) * | 1983-08-16 | 1985-03-05 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0622324B2 (ja) | 1994-03-23 |
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