JPH06132804A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06132804A JPH06132804A JP4281261A JP28126192A JPH06132804A JP H06132804 A JPH06132804 A JP H06132804A JP 4281261 A JP4281261 A JP 4281261A JP 28126192 A JP28126192 A JP 28126192A JP H06132804 A JPH06132804 A JP H06132804A
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- JP
- Japan
- Prior art keywords
- power supply
- logic circuit
- functional block
- semiconductor integrated
- integrated circuit
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 論理回路におけるスタンバイ時の電源電圧の
レベル変動（ノイズ）の影響と、貫通電流量とを抑え、
かつ動作時には従来と同等の動作性能を確保する。 【構成】 論理回路等の機能ブロック部９への電源供給
を高抵抗５，７を介して行い、その抵抗と並列にゲート
トランジスタ６，８を設け、必要に応じてゲートトラン
ジスタ６，８をＯＮ，ＯＦＦさせることにより、論理回
路の電源供給を高抵抗を介しての供給と、低抵抗を介し
ての供給とで切り換える構成とした。 【効果】 論理回路のスタンバイ時は高抵抗を介しての
電源供給により電源電圧レベルの変動（ノイズ）による
影響と貫通電流とを抑える。動作時は低抵抗状態にする
ことで従来と同等の動作，性能を得る。
レベル変動（ノイズ）の影響と、貫通電流量とを抑え、
かつ動作時には従来と同等の動作性能を確保する。 【構成】 論理回路等の機能ブロック部９への電源供給
を高抵抗５，７を介して行い、その抵抗と並列にゲート
トランジスタ６，８を設け、必要に応じてゲートトラン
ジスタ６，８をＯＮ，ＯＦＦさせることにより、論理回
路の電源供給を高抵抗を介しての供給と、低抵抗を介し
ての供給とで切り換える構成とした。 【効果】 論理回路のスタンバイ時は高抵抗を介しての
電源供給により電源電圧レベルの変動（ノイズ）による
影響と貫通電流とを抑える。動作時は低抵抗状態にする
ことで従来と同等の動作，性能を得る。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関
し、特に半導体集積回路装置における論理回路，機能ブ
ロック部への電源の供給手法の改良に関するものであ
る。
し、特に半導体集積回路装置における論理回路，機能ブ
ロック部への電源の供給手法の改良に関するものであ
る。
【０００２】
【従来の技術】図２は従来の半導体集積回路における論
理回路の電源ラインの接続を示したものである。図２に
おいて、トランジスタ１ａ，１ｂ，１ｃ，１ｄのソース
はＶccラインへ直接接続され、トランジスタ１ａ，１
ｂ，１ｃ，１ｄのドレインはそれぞれトランジスタ２
ａ，２ｂ，２ｃ，２ｄのドレインに接続され、トランジ
スタ２ａ，２ｂ，２ｃ，２ｄのソースはＧＮＤラインへ
直接接続されている。また１０ａはトランジスタ１ａ，
２ａによるインバータとトランジスタ１ｂ，２ｂによる
インバータとの間に設けられたトランジスタ、１０ｂは
トランジスタ１ｃ，２ｃによるインバータとトランジス
タ１ｄ，２ｄによるインバータとの間に設けられたトラ
ンジスタである。このように論理回路の電源供給部は直
接Ｖccライン，ＧＮＤラインに接続されている。
理回路の電源ラインの接続を示したものである。図２に
おいて、トランジスタ１ａ，１ｂ，１ｃ，１ｄのソース
はＶccラインへ直接接続され、トランジスタ１ａ，１
ｂ，１ｃ，１ｄのドレインはそれぞれトランジスタ２
ａ，２ｂ，２ｃ，２ｄのドレインに接続され、トランジ
スタ２ａ，２ｂ，２ｃ，２ｄのソースはＧＮＤラインへ
直接接続されている。また１０ａはトランジスタ１ａ，
２ａによるインバータとトランジスタ１ｂ，２ｂによる
インバータとの間に設けられたトランジスタ、１０ｂは
トランジスタ１ｃ，２ｃによるインバータとトランジス
タ１ｄ，２ｄによるインバータとの間に設けられたトラ
ンジスタである。このように論理回路の電源供給部は直
接Ｖccライン，ＧＮＤラインに接続されている。
【０００３】
【発明が解決しようとする課題】この従来例では、論理
回路の電源供給部が直接Ｖccライン，ＧＮＤラインに接
続されているため、何らかの要因でＶccまたはＧＮＤに
電圧レベルの変動（ノイズ）が発生した場合、回路の動
作マージンが減少し、あるいは誤動作を発生するという
問題があった。
回路の電源供給部が直接Ｖccライン，ＧＮＤラインに接
続されているため、何らかの要因でＶccまたはＧＮＤに
電圧レベルの変動（ノイズ）が発生した場合、回路の動
作マージンが減少し、あるいは誤動作を発生するという
問題があった。
【０００４】この発明は上記のような問題点を解消する
ためになされたもので、電源供給部に電圧レベルの変動
（ノイズ）が発生しても、その影響を抑え、かつスタン
バイ時の消費電力をも削減させることができ、さらに従
来と同等の動作，性能を確保することのできる半導体集
積回路を得ることを目的とする。
ためになされたもので、電源供給部に電圧レベルの変動
（ノイズ）が発生しても、その影響を抑え、かつスタン
バイ時の消費電力をも削減させることができ、さらに従
来と同等の動作，性能を確保することのできる半導体集
積回路を得ることを目的とする。
【０００５】
【課題を解決するための手段】この発明に係る半導体集
積回路は、論理回路あるいは複数の論理回路をまとめた
機能ブロック部による回路への電源供給を、通常は抵抗
を介して供給し、必要な時のみ、この抵抗と並列に設け
たゲートトランジスタをＯＮすることにより、該ゲート
トランジスタを介して、低抵抗状態にて供給することが
できるようにしたものである。
積回路は、論理回路あるいは複数の論理回路をまとめた
機能ブロック部による回路への電源供給を、通常は抵抗
を介して供給し、必要な時のみ、この抵抗と並列に設け
たゲートトランジスタをＯＮすることにより、該ゲート
トランジスタを介して、低抵抗状態にて供給することが
できるようにしたものである。
【０００６】
【作用】この発明における論理回路あるいは機能ブロッ
ク部は、電源供給部に直列に接続されている抵抗によ
り、電源部で発生する電圧変動（ノイズ）が回路に与え
る影響を緩和するとともに貫通電流の減少を図ることが
でき、かつ回路の動作時には必要に応じて抵抗と並列に
設けたゲートトランジスタをＯＮすることにより、電源
供給部の抵抗を下げ、従来回路と同等の性能を保つこと
ができる。
ク部は、電源供給部に直列に接続されている抵抗によ
り、電源部で発生する電圧変動（ノイズ）が回路に与え
る影響を緩和するとともに貫通電流の減少を図ることが
でき、かつ回路の動作時には必要に応じて抵抗と並列に
設けたゲートトランジスタをＯＮすることにより、電源
供給部の抵抗を下げ、従来回路と同等の性能を保つこと
ができる。
【０００７】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、１ａ〜１ｄ、２ａ〜２
ｄ、１０ａ、１０ｂは図２と同じものを示し、９はこれ
らのトランジスタからなる機能ブロック部である。ま
た、３はＶcc電源、４はＧＮＤ、５はＶcc電源と機能ブ
ロック部９のＶcc電源供給部との間に設けた第１の抵
抗、６は第１の抵抗５と並列に設けた第１のゲートトラ
ンジスタ、７はＧＮＤと機能ブロック９のＧＮＤ供給部
との間に設けた第２の抵抗、８は抵抗７と並列に設けた
第２のゲートトランジスタである。
ついて説明する。図１において、１ａ〜１ｄ、２ａ〜２
ｄ、１０ａ、１０ｂは図２と同じものを示し、９はこれ
らのトランジスタからなる機能ブロック部である。ま
た、３はＶcc電源、４はＧＮＤ、５はＶcc電源と機能ブ
ロック部９のＶcc電源供給部との間に設けた第１の抵
抗、６は第１の抵抗５と並列に設けた第１のゲートトラ
ンジスタ、７はＧＮＤと機能ブロック９のＧＮＤ供給部
との間に設けた第２の抵抗、８は抵抗７と並列に設けた
第２のゲートトランジスタである。
【０００８】次に動作について説明する。図１に示す機
能ブロック部９において、常時は第１，第２のゲートト
ランジスタ６，８をＯＦＦし、第１，第２の抵抗５，７
を介してこの機能ブロック部９に対する電源の供給を行
う。次に、この機能ブロック部９を高速で動作させたい
場合には、外部からの制御信号ａ，ｂによりゲートトラ
ンジスタ６，８をＯＮし、電源供給のバイパスを追加す
る、即ち該トランジスタ６，８を介して電源供給を行う
ことにより、低抵抗を介してこの機能ブロック部９への
電源供給を行う。
能ブロック部９において、常時は第１，第２のゲートト
ランジスタ６，８をＯＦＦし、第１，第２の抵抗５，７
を介してこの機能ブロック部９に対する電源の供給を行
う。次に、この機能ブロック部９を高速で動作させたい
場合には、外部からの制御信号ａ，ｂによりゲートトラ
ンジスタ６，８をＯＮし、電源供給のバイパスを追加す
る、即ち該トランジスタ６，８を介して電源供給を行う
ことにより、低抵抗を介してこの機能ブロック部９への
電源供給を行う。
【０００９】また、高速動作が完了すれば、外部からの
制御信号ａ，ｂにより第１，第２のゲートトランジスタ
６，８をＯＦＦし、高抵抗である第１，第２の抵抗５，
７を介しての電源供給を行う。
制御信号ａ，ｂにより第１，第２のゲートトランジスタ
６，８をＯＦＦし、高抵抗である第１，第２の抵抗５，
７を介しての電源供給を行う。
【００１０】このような本実施例によれば、常時は高抵
抗５，７を介しての電源供給を行い、機能ブロック部９
を高速で動作させたいときのみ、高抵抗５，７をバイパ
スして低抵抗での機能ブロック部９への電源供給を行う
ようにしたので、機能ブロック部９のスタンバイ状態で
は電圧変動による影響を受けにくく、かつ機能ブロック
部９で発生する貫通電流を減少することができる。また
機能ブロック部９の高速動作が必要な場合には低抵抗に
よる電源供給を行い、従来と同様の機能を得ることがで
きる効果がある。
抗５，７を介しての電源供給を行い、機能ブロック部９
を高速で動作させたいときのみ、高抵抗５，７をバイパ
スして低抵抗での機能ブロック部９への電源供給を行う
ようにしたので、機能ブロック部９のスタンバイ状態で
は電圧変動による影響を受けにくく、かつ機能ブロック
部９で発生する貫通電流を減少することができる。また
機能ブロック部９の高速動作が必要な場合には低抵抗に
よる電源供給を行い、従来と同様の機能を得ることがで
きる効果がある。
【００１１】
【発明の効果】以上のように、この発明にかかる半導体
集積回路によれば、機能ブロック部に入力信号が入らな
いスタンバイ状態では、高抵抗を介して電源が供給され
るため、電源供給部での電圧変動による影響を受けにく
く、しかも機能ブロック部で発生する貫通電流を減少で
きる効果がある。
集積回路によれば、機能ブロック部に入力信号が入らな
いスタンバイ状態では、高抵抗を介して電源が供給され
るため、電源供給部での電圧変動による影響を受けにく
く、しかも機能ブロック部で発生する貫通電流を減少で
きる効果がある。
【００１２】また、高速動作が必要な場合は、ゲートト
ランジスタを介して低抵抗による電源の供給を行い、従
来回路と同等の性能を得ることができる効果がある。
ランジスタを介して低抵抗による電源の供給を行い、従
来回路と同等の性能を得ることができる効果がある。
【図１】この発明の一実施例による半導体集積回路の回
路図。
路図。
【図２】従来例による半導体集積回路の回路図。
１ Ｖcc電源に接続されるトランジスタ ２ ＧＮＤに接続されるトランジスタ ３ Ｖcc電源 ４ ＧＮＤ ５ 機能ブロックとＶcc間に接続される第１の抵抗 ６ 機能ブロックとＶcc間に接続される第１のトランジ
スタ ７ 機能ブロックとＧＮＤ間に接続される第２の抵抗 ８ 機能ブロックとＧＮＤ間に接続される第２のトラン
ジスタ ９ 機能ブロック部 ａ 外部からの制御信号 ｂ 外部からの制御信号
スタ ７ 機能ブロックとＧＮＤ間に接続される第２の抵抗 ８ 機能ブロックとＧＮＤ間に接続される第２のトラン
ジスタ ９ 機能ブロック部 ａ 外部からの制御信号 ｂ 外部からの制御信号
Claims (1)
- 【請求項１】 半導体集積回路において、 単数あるいは複数の論理回路からなる機能ブロック部
と、 該機能ブロック部に対する電源の供給を電源ライン部か
ら高抵抗を介して行う電源側および接地側の第１，第２
の抵抗と、 該第１，第２の抵抗に並列に接続され、外部からの制御
信号により制御され、スタンバイ時オフされ、通常動作
時オンされる第１，第２のゲートトランジスタとを備え
たことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4281261A JPH06132804A (ja) | 1992-10-20 | 1992-10-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4281261A JPH06132804A (ja) | 1992-10-20 | 1992-10-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132804A true JPH06132804A (ja) | 1994-05-13 |
Family
ID=17636615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4281261A Pending JPH06132804A (ja) | 1992-10-20 | 1992-10-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132804A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100938729B1 (ko) * | 2002-01-28 | 2010-01-26 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적 회로 장치 |
| WO2010146640A1 (ja) * | 2009-06-15 | 2010-12-23 | パナソニック株式会社 | 半導体集積回路装置及び電子機器 |
-
1992
- 1992-10-20 JP JP4281261A patent/JPH06132804A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100938729B1 (ko) * | 2002-01-28 | 2010-01-26 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적 회로 장치 |
| WO2010146640A1 (ja) * | 2009-06-15 | 2010-12-23 | パナソニック株式会社 | 半導体集積回路装置及び電子機器 |
| JP5195915B2 (ja) * | 2009-06-15 | 2013-05-15 | パナソニック株式会社 | 半導体集積回路装置及び電子機器 |
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