JPH05347099A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPH05347099A JPH05347099A JP4156540A JP15654092A JPH05347099A JP H05347099 A JPH05347099 A JP H05347099A JP 4156540 A JP4156540 A JP 4156540A JP 15654092 A JP15654092 A JP 15654092A JP H05347099 A JPH05347099 A JP H05347099A
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- Japan
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- circuit
- output
- output buffer
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- circuits
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Abstract
(57)【要約】
【目的】 出力バッファ回路１３を動作させた時、瞬時
に流れる貫通電流を低減することにより、ノイズを押え
る。 【構成】 出力バッファ回路１３を１つずつ順番に動作
させる回路を構成し、出力バッファ回路１３内の出力最
終段を制御する回路を３ＮＡＮＤ回路４及び３ＮＯＲ回
路５を用いる。これは、全てのデータ出力をディスエー
ブルにする制御信号を接続するためである。 【効果】 ノイズの低減を図ることができる。
に流れる貫通電流を低減することにより、ノイズを押え
る。 【構成】 出力バッファ回路１３を１つずつ順番に動作
させる回路を構成し、出力バッファ回路１３内の出力最
終段を制御する回路を３ＮＡＮＤ回路４及び３ＮＯＲ回
路５を用いる。これは、全てのデータ出力をディスエー
ブルにする制御信号を接続するためである。 【効果】 ノイズの低減を図ることができる。
Description
【０００１】
【産業上の利用分野】この発明は、出力バッファ回路の
前段の制御回路に遅延を持たせて、ノイズを防止する半
導体回路に関するものである。
前段の制御回路に遅延を持たせて、ノイズを防止する半
導体回路に関するものである。
【０００２】
【従来の技術】図３は従来の出力バッファ回路、図４は
従来の半導体回路を示す。図３において、１、２は出力
イネーブル信号ＯＥ１又はＯＥ２、３はセンスアンプか
ら出力されたリードデータ信号、１５は２ＮＡＮＤ回
路、１６は２ＮＯＲ回路、６は電源（Ｖｃｃ）、７は接
地（ＧＮＤ）、８はデータ出力信号を示す。
従来の半導体回路を示す。図３において、１、２は出力
イネーブル信号ＯＥ１又はＯＥ２、３はセンスアンプか
ら出力されたリードデータ信号、１５は２ＮＡＮＤ回
路、１６は２ＮＯＲ回路、６は電源（Ｖｃｃ）、７は接
地（ＧＮＤ）、８はデータ出力信号を示す。
【０００３】図４において、１は出力イネーブル信号Ｏ
Ｅ１、２は出力イネーブル信号ＯＥ２、１３は出力バッ
ファ回路、１７はディレイ回路を示す。
Ｅ１、２は出力イネーブル信号ＯＥ２、１３は出力バッ
ファ回路、１７はディレイ回路を示す。
【０００４】次に動作について説明する。図４におい
て、出力イネーブル信号１が“Ｌ（ロー）”→“Ｈ（ハ
イ）”レベルに変化した時、Ｉ／Ｏ５〜Ｉ／Ｏ８の４つ
の出力バッファ回路１３が動作する。出力イネーブル信
号２は、図４（ｂ）に示すディレイ回路１７によって、
出力イネーブル信号１よりもやや遅れて“Ｌ”→“Ｈ”
となる。つまり、Ｉ／Ｏ５〜Ｉ／Ｏ８の４個の出力バッ
ファ回路１３が先に動作して、その後Ｉ／Ｏ１〜Ｉ／Ｏ
４の４個の出力バッファ回路１３が動作する。
て、出力イネーブル信号１が“Ｌ（ロー）”→“Ｈ（ハ
イ）”レベルに変化した時、Ｉ／Ｏ５〜Ｉ／Ｏ８の４つ
の出力バッファ回路１３が動作する。出力イネーブル信
号２は、図４（ｂ）に示すディレイ回路１７によって、
出力イネーブル信号１よりもやや遅れて“Ｌ”→“Ｈ”
となる。つまり、Ｉ／Ｏ５〜Ｉ／Ｏ８の４個の出力バッ
ファ回路１３が先に動作して、その後Ｉ／Ｏ１〜Ｉ／Ｏ
４の４個の出力バッファ回路１３が動作する。
【０００５】図３は、出力バッファ回路を示す。出力イ
ネーブル信号１、２が“Ｌ”→“Ｈ”に変化した時、リ
ードデータ信号３が“Ｌ”→“Ｈ”に変化すると、２Ｎ
ＡＮＤ回路１５は“Ｈ”→“Ｌ”を出力し、２ＮＡＮＤ
回路１６は“Ｌ”→“Ｈ”を出力する。この出力信号の
降圧時間（ｔｆ）、昇圧時間（ｔｒ）によって、トラン
ジスタ９、１０に貫通電流が流れる。この電流が電圧の
変動を引き起こし、見かけ状のしきい値を変化させて誤
動作を起こす。
ネーブル信号１、２が“Ｌ”→“Ｈ”に変化した時、リ
ードデータ信号３が“Ｌ”→“Ｈ”に変化すると、２Ｎ
ＡＮＤ回路１５は“Ｈ”→“Ｌ”を出力し、２ＮＡＮＤ
回路１６は“Ｌ”→“Ｈ”を出力する。この出力信号の
降圧時間（ｔｆ）、昇圧時間（ｔｒ）によって、トラン
ジスタ９、１０に貫通電流が流れる。この電流が電圧の
変動を引き起こし、見かけ状のしきい値を変化させて誤
動作を起こす。
【０００６】
【発明が解決しようとする課題】従来の半導体回路で
は、半分ずつ出力バッファ回路１３を動作させる構成な
ので、出力バッファ回路が増加するに伴い、ノイズを引
き起こす貫通電流が増大するという問題点があった。
は、半分ずつ出力バッファ回路１３を動作させる構成な
ので、出力バッファ回路が増加するに伴い、ノイズを引
き起こす貫通電流が増大するという問題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、出力バッファ回路を１つずつ動
作させてノイズを押えることができる半導体回路を得る
ことを目的とする。
ためになされたもので、出力バッファ回路を１つずつ動
作させてノイズを押えることができる半導体回路を得る
ことを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体回
路は、出力バッファ回路を制御する信号を少しずつ遅延
させていく配線と、それを受ける３ＮＡＮＤ回路及び３
ＮＯＲ回路を設けたものである。
路は、出力バッファ回路を制御する信号を少しずつ遅延
させていく配線と、それを受ける３ＮＡＮＤ回路及び３
ＮＯＲ回路を設けたものである。
【０００９】
【作用】この発明におけるディレイ（遅延）は、制御信
号をポリシリコンゲートを通して出力バッファ回路に配
線することにより、順番に出力バッファ回路を動作させ
る。
号をポリシリコンゲートを通して出力バッファ回路に配
線することにより、順番に出力バッファ回路を動作させ
る。
【００１０】
【実施例】実施例１．以下、この発明の実施例１につい
て図１及び図２を参照しながら説明する。図１は、この
発明の実施例１の出力バッファ回路を示す回路図であ
る。また、図２は、この発明の実施例１を示す図であ
る。
て図１及び図２を参照しながら説明する。図１は、この
発明の実施例１の出力バッファ回路を示す回路図であ
る。また、図２は、この発明の実施例１を示す図であ
る。
【００１１】図１において、１は出力イネーブル信号
（ＯＥ１）、２は出力イネーブル信号（ＯＥ２）、３は
リードデータ信号、４及び５は出力を制御する３ＮＡＮ
Ｄ回路及び３ＮＯＲ回路、６は電源（Ｖｃｃ）、７は接
地（ＧＮＤ）、８はデータ出力信号、９は出力最終段の
Ｐ型トランジスタ、１０は同じく出力最終段のＮ型トラ
ンジスタである。
（ＯＥ１）、２は出力イネーブル信号（ＯＥ２）、３は
リードデータ信号、４及び５は出力を制御する３ＮＡＮ
Ｄ回路及び３ＮＯＲ回路、６は電源（Ｖｃｃ）、７は接
地（ＧＮＤ）、８はデータ出力信号、９は出力最終段の
Ｐ型トランジスタ、１０は同じく出力最終段のＮ型トラ
ンジスタである。
【００１２】図２において、１と２は図１と同等、１１
はポリシリコンゲート配線、１２はアルミ又はポリシリ
コン配線、１３は出力バッファ回路である。
はポリシリコンゲート配線、１２はアルミ又はポリシリ
コン配線、１３は出力バッファ回路である。
【００１３】図２において、出力イネーブル信号２がＩ
／Ｏ９ の出力バッファ回路１３に入る。その時、出力
イネーブル信号２が“Ｌ”→“Ｈ”に変化するとポリシ
リコンゲート配線１１を通り、アルミ又はポリシリコン
で配線された信号線１２を通りＩ／Ｏ８へ伝達される。
ポリシリコンゲート配線１１は抵抗や容量が大きいの
で、Ｉ／Ｏ８に伝達された出力イネーブル信号２はＩ／
Ｏ９の出力イネーブル信号２よりも少し遅れて“Ｌ”→
“Ｈ”となる。その後はＩ／Ｏ７からＩ／Ｏ１へ徐々に
遅れた信号が伝わっていく。
／Ｏ９ の出力バッファ回路１３に入る。その時、出力
イネーブル信号２が“Ｌ”→“Ｈ”に変化するとポリシ
リコンゲート配線１１を通り、アルミ又はポリシリコン
で配線された信号線１２を通りＩ／Ｏ８へ伝達される。
ポリシリコンゲート配線１１は抵抗や容量が大きいの
で、Ｉ／Ｏ８に伝達された出力イネーブル信号２はＩ／
Ｏ９の出力イネーブル信号２よりも少し遅れて“Ｌ”→
“Ｈ”となる。その後はＩ／Ｏ７からＩ／Ｏ１へ徐々に
遅れた信号が伝わっていく。
【００１４】出力イネーブル信号２が“Ｌ”→“Ｈ”へ
変化する時に、Ｉ／Ｏ９の出力バッファ回路１３に一
瞬、貫通電流が流れる。他の出力バッファ回路１３は末
だスタンバイ状態である。次にＩ／Ｏ８の出力バッファ
回路１３に一瞬、貫通電流が流れる。Ｉ／Ｏ９の出力バ
ッファ回路１３はすでに、“Ｌ”か“Ｈ”の出力が決ま
っているので、貫通電流は流れない。又、出力イネーブ
ル信号１を“Ｌ”レベルにすることで、Ｉ／Ｏ１〜Ｉ／
Ｏ９の出力バッファ回路１３を同時にディスエーブルで
きる。
変化する時に、Ｉ／Ｏ９の出力バッファ回路１３に一
瞬、貫通電流が流れる。他の出力バッファ回路１３は末
だスタンバイ状態である。次にＩ／Ｏ８の出力バッファ
回路１３に一瞬、貫通電流が流れる。Ｉ／Ｏ９の出力バ
ッファ回路１３はすでに、“Ｌ”か“Ｈ”の出力が決ま
っているので、貫通電流は流れない。又、出力イネーブ
ル信号１を“Ｌ”レベルにすることで、Ｉ／Ｏ１〜Ｉ／
Ｏ９の出力バッファ回路１３を同時にディスエーブルで
きる。
【００１５】次に、図１の出力バッファ回路において、
１は２よりも速い信号が入力されるようにしておく。出
力イネーブル信号２が“Ｌ”→“Ｈ”に変化した時、リ
ードデータ信号３が“Ｌ”→“Ｈ”又は“Ｈ”→“Ｌ”
に変化すると、それに伴って３ＮＡＮＤ回路４や３ＮＯ
Ｒ回路５が“Ｌ”→“Ｈ”、“Ｈ”→“Ｌ”を出力す
る。この出力信号の昇圧時間（ｔｒ）、降圧時間（ｔ
ｆ）でトランジスタ９と１０に一瞬、貫通電流が流れ
る。出力イネーブル信号１を“Ｌ”レベルにすると、３
ＮＡＮＤ回路４は“Ｈ”を出力し、３ＮＯＲ回路５は
“Ｌ”を出力するので、データ出力信号８はディスエー
ブルとなる。
１は２よりも速い信号が入力されるようにしておく。出
力イネーブル信号２が“Ｌ”→“Ｈ”に変化した時、リ
ードデータ信号３が“Ｌ”→“Ｈ”又は“Ｈ”→“Ｌ”
に変化すると、それに伴って３ＮＡＮＤ回路４や３ＮＯ
Ｒ回路５が“Ｌ”→“Ｈ”、“Ｈ”→“Ｌ”を出力す
る。この出力信号の昇圧時間（ｔｒ）、降圧時間（ｔ
ｆ）でトランジスタ９と１０に一瞬、貫通電流が流れ
る。出力イネーブル信号１を“Ｌ”レベルにすると、３
ＮＡＮＤ回路４は“Ｈ”を出力し、３ＮＯＲ回路５は
“Ｌ”を出力するので、データ出力信号８はディスエー
ブルとなる。
【００１６】この発明の実施例１は、前述したように、
出力バッファ回路１３を動作させた時、瞬時に流れる貫
通電流を低減することにより、ノイズを押えることを目
的とする。そこで、出力バッファ回路１３を１つずつ順
番に動作させる回路を構成し、出力バッファ回路１３内
の出力最終段を制御する回路を３ＮＡＮＤ回路４及び３
ＮＯＲ回路５を用いる。これは、全てのデータ出力をデ
ィスエーブルにする制御信号を接続するためである。そ
の結果、ノイズの低減を図ることができるという効果を
奏する。
出力バッファ回路１３を動作させた時、瞬時に流れる貫
通電流を低減することにより、ノイズを押えることを目
的とする。そこで、出力バッファ回路１３を１つずつ順
番に動作させる回路を構成し、出力バッファ回路１３内
の出力最終段を制御する回路を３ＮＡＮＤ回路４及び３
ＮＯＲ回路５を用いる。これは、全てのデータ出力をデ
ィスエーブルにする制御信号を接続するためである。そ
の結果、ノイズの低減を図ることができるという効果を
奏する。
【００１７】
【発明の効果】以上のように、この発明によれば、各出
力バッファ回路を１つずつ順番に動作させるように構成
したので、瞬時に流れる貫通電流を減らすことができ、
ノイズを押えることができるという効果を奏する。
力バッファ回路を１つずつ順番に動作させるように構成
したので、瞬時に流れる貫通電流を減らすことができ、
ノイズを押えることができるという効果を奏する。
【図１】この発明の実施例１の出力バッファ回路を示す
回路図である。
回路図である。
【図２】この発明の実施例１を示す図である。
【図３】従来の半導体回路の出力バッファ回路を示す回
路図である。
路図である。
【図４】従来の半導体回路を示す図である。
１ 出力イネーブル信号 ２ 出力イネーブル信号 ３ センスアンプから出力されたリードデータ信号 ４ ３ＮＡＮＤ回路 ５ ３ＮＯＲ回路 ６ 電源（Ｖｃｃ） ７ 接地（ＧＮＤ） ８ データ出力信号 ９ 出力最終段のＰ型トランジスタ １０ 出力最終段のＮ型トランジスタ １１ ポリシリコンゲート配線 １２ アルミ又はポリシリコン配線 １３ 出力バッファ回路
Claims (1)
- 【請求項１】 出力バッファ回路の出力最終段を制御す
る回路を３ＮＡＮＤ回路及び３ＮＯＲ回路で構成し、前
記３ＮＡＮＤ回路及び前記３ＮＯＲ回路の制御信号を供
給する配線には抵抗の大きい信号線を用いたことを特徴
とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156540A JPH05347099A (ja) | 1992-06-16 | 1992-06-16 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156540A JPH05347099A (ja) | 1992-06-16 | 1992-06-16 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05347099A true JPH05347099A (ja) | 1993-12-27 |
Family
ID=15630032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4156540A Pending JPH05347099A (ja) | 1992-06-16 | 1992-06-16 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05347099A (ja) |
-
1992
- 1992-06-16 JP JP4156540A patent/JPH05347099A/ja active Pending
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