JPH04233320A - 状態遷移制御式の3安定出力バッファ - Google Patents
状態遷移制御式の3安定出力バッファInfo
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- JPH04233320A JPH04233320A JP3140113A JP14011391A JPH04233320A JP H04233320 A JPH04233320 A JP H04233320A JP 3140113 A JP3140113 A JP 3140113A JP 14011391 A JP14011391 A JP 14011391A JP H04233320 A JPH04233320 A JP H04233320A
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- 230000007704 transition Effects 0.000 title claims abstract description 26
- 230000002940 repellent Effects 0.000 abstract 3
- 239000005871 repellent Substances 0.000 abstract 3
- 230000002411 adverse Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、一般に、出力バッファ
回路に係り、より詳細には、隣接回路に偽の読みが生じ
ないように状態遷移を制御するためのバッファ回路に関
する。
回路に係り、より詳細には、隣接回路に偽の読みが生じ
ないように状態遷移を制御するためのバッファ回路に関
する。
【0002】
【従来の技術】3状態バッファとは、2つの入力に応答
して、高、低及び浮動の3つの出力を発生する駆動回路
である。典型的な回路においては、第1入力が出力を制
御して、この出力が高(+V)又は低(アース)電圧レ
ベルである第2入力に応答するか又は浮動状態をとるよ
うにする。
して、高、低及び浮動の3つの出力を発生する駆動回路
である。典型的な回路においては、第1入力が出力を制
御して、この出力が高(+V)又は低(アース)電圧レ
ベルである第2入力に応答するか又は浮動状態をとるよ
うにする。
【0003】出力が高(+V)電圧状態から低(アース
)電圧状態になると、トランジスタが第2入力遷移に応
答し、出力を回路のアース端子に接続する。しかしなが
ら、回路アース端子は、回路、回路担体及びこの担体が
取り付けられた印刷回路板の誘導的な相互接続部を経て
アースに接続される。従って、高─低電圧遷移中に回路
のアース端子に電圧上昇が生じて、共通の回路アース端
子に接続された他のバッファや回路に悪影響を及ぼす。
)電圧状態になると、トランジスタが第2入力遷移に応
答し、出力を回路のアース端子に接続する。しかしなが
ら、回路アース端子は、回路、回路担体及びこの担体が
取り付けられた印刷回路板の誘導的な相互接続部を経て
アースに接続される。従って、高─低電圧遷移中に回路
のアース端子に電圧上昇が生じて、共通の回路アース端
子に接続された他のバッファや回路に悪影響を及ぼす。
【0004】
【発明が解決しようとする課題】本発明は、電圧遷移の
悪影響を最小にするバッファ回路に関する。
悪影響を最小にするバッファ回路に関する。
【0005】そこで、本発明の目的は、電圧遷移の悪影
響を最小にする改良されたバッファ回路を提供すること
である。
響を最小にする改良されたバッファ回路を提供すること
である。
【0006】本発明の別の目的は、高電圧状態から、ア
ースパッドにより与えられる低電圧状態への出力遷移が
、アースパッドに接続された他の回路に悪影響を及ぼさ
ないようにした3状態バッファを提供することである。
ースパッドにより与えられる低電圧状態への出力遷移が
、アースパッドに接続された他の回路に悪影響を及ぼさ
ないようにした3状態バッファを提供することである。
【0007】本発明の更に別の目的は、選択的な遷移中
にのみバッファ回路の動作を制御する制御回路を提供す
ることである。
にのみバッファ回路の動作を制御する制御回路を提供す
ることである。
【0008】
【課題を解決するための手段】簡単に述べると、本発明
によるバッファ回路は、高及び低入力電圧を受け取るた
めの第1入力と、上記入力電圧に応答して高及び低出力
電圧を供給するための出力と、上記入力を上記出力に相
互接続する第1論理回路とを具備し、この論理回路は、
入力電圧の遷移に応答して上記出力を回路のアース端子
に接続するトランジスタ手段を含んでいる。更に、入力
電圧の上記遷移に応答して上記遷移の間に上記トランジ
スタ手段の導通を制限し、上記回路アース端子に誘起さ
れる電圧を上記遷移の間に制御するための制御手段が設
けられている。
によるバッファ回路は、高及び低入力電圧を受け取るた
めの第1入力と、上記入力電圧に応答して高及び低出力
電圧を供給するための出力と、上記入力を上記出力に相
互接続する第1論理回路とを具備し、この論理回路は、
入力電圧の遷移に応答して上記出力を回路のアース端子
に接続するトランジスタ手段を含んでいる。更に、入力
電圧の上記遷移に応答して上記遷移の間に上記トランジ
スタ手段の導通を制限し、上記回路アース端子に誘起さ
れる電圧を上記遷移の間に制御するための制御手段が設
けられている。
【0009】より詳細には、この制御手段は、 上記
出力が高電圧状態にあるのに応答すると共に、上記入力
が上記出力を低電圧状態に変化させる状態にあるのに応
答する制御論理回路を含んでいる。更に、制御手段は、
上記制御論理回路に応答し上記トランジスタ手段にバイ
アス電圧を印加して、上記出力が上記回路アース端子に
徐々に接続されるようにし、これにより、上記回路アー
ス端子に誘起される電圧を制御するためのレベルシフタ
・増幅器を備えている。
出力が高電圧状態にあるのに応答すると共に、上記入力
が上記出力を低電圧状態に変化させる状態にあるのに応
答する制御論理回路を含んでいる。更に、制御手段は、
上記制御論理回路に応答し上記トランジスタ手段にバイ
アス電圧を印加して、上記出力が上記回路アース端子に
徐々に接続されるようにし、これにより、上記回路アー
ス端子に誘起される電圧を制御するためのレベルシフタ
・増幅器を備えている。
【0010】好ましい実施例において、上記バッファ回
路は3状態であり、出力が浮動する第3の状態を制御す
るための第2入力を更に備えている。
路は3状態であり、出力が浮動する第3の状態を制御す
るための第2入力を更に備えている。
【0011】本発明及びその目的、特徴は、添付図面を
参照した以下の詳細な説明と特許請求の範囲から容易に
明らかとなろう。
参照した以下の詳細な説明と特許請求の範囲から容易に
明らかとなろう。
【0012】
【実施例】図1は、本発明の一実施例による3状態出力
バッファの回路図である。このバッファは、2つの入力
IN1及びIN2と、出力OUTとを含んでいる。2つ
の入力はCMOSナンドゲート10に接続され、そして
このナンドゲートの出力はインバータ12を経てNチャ
ンネルトランジスタ14のゲートに接続される。
バッファの回路図である。このバッファは、2つの入力
IN1及びIN2と、出力OUTとを含んでいる。2つ
の入力はCMOSナンドゲート10に接続され、そして
このナンドゲートの出力はインバータ12を経てNチャ
ンネルトランジスタ14のゲートに接続される。
【0013】入力IN2は、インバータ16を経て、入
力IN1と共に第2のCMOSナンドゲート18に接続
される。ナンドゲート18の出力はインバータ20に接
続され、そしてインバータ20の出力はNチャンネルト
ランジスタ22のゲートに送られる。トランジスタ14
及び22は、回路のアース端子Cと電圧+Vとの間に直
列に接続される。出力端子は、トランジスタ14及び2
2の共通の端子に接続される。
力IN1と共に第2のCMOSナンドゲート18に接続
される。ナンドゲート18の出力はインバータ20に接
続され、そしてインバータ20の出力はNチャンネルト
ランジスタ22のゲートに送られる。トランジスタ14
及び22は、回路のアース端子Cと電圧+Vとの間に直
列に接続される。出力端子は、トランジスタ14及び2
2の共通の端子に接続される。
【0014】動作中に、入力IN1は、出力が浮動状態
(第3の状態)となるか或いは入力端子IN2の電圧に
よって決定される2つの状態のうちの1つになるかを制
御する。入力IN1が低レベルのときは、出力がアース
にも+Vにも接続されず、浮動させられる。入力IN1
が高レベル(+V)のときは、出力が入力IN2の電圧
の逆数となる。
(第3の状態)となるか或いは入力端子IN2の電圧に
よって決定される2つの状態のうちの1つになるかを制
御する。入力IN1が低レベルのときは、出力がアース
にも+Vにも接続されず、浮動させられる。入力IN1
が高レベル(+V)のときは、出力が入力IN2の電圧
の逆数となる。
【0015】出力が高状態(+V)から低状態(アース
)へと遷移するときに問題が生じる。これは、回路のア
ース端子24がアースに直結されず、誘導的な接続部を
経てアースに接続されるためである。これが図2の回路
図に示されており、端子Cは集積回路上のアルミニウム
ワイヤを経、回路パッケージのボンデイングワイヤを経
そして印刷回路板を経て30においてアースに接続され
る。従って、高電圧からアースへ向かって出力が遷移す
ると、回路のアース端子24に電圧が誘起され、この電
圧は1V以上に上昇することがあって、同じ回路アース
端子に接続された他のバッファ及び回路に影響を及ぼす
。
)へと遷移するときに問題が生じる。これは、回路のア
ース端子24がアースに直結されず、誘導的な接続部を
経てアースに接続されるためである。これが図2の回路
図に示されており、端子Cは集積回路上のアルミニウム
ワイヤを経、回路パッケージのボンデイングワイヤを経
そして印刷回路板を経て30においてアースに接続され
る。従って、高電圧からアースへ向かって出力が遷移す
ると、回路のアース端子24に電圧が誘起され、この電
圧は1V以上に上昇することがあって、同じ回路アース
端子に接続された他のバッファ及び回路に影響を及ぼす
。
【0016】本発明は、出力状態の遷移中に回路のアー
ス端子に誘起される電圧を制限することにより回路のア
ース端子にかかる電圧が該回路に接続された他の回路に
悪影響を及ぼすに充分なレベルに到達しないようにする
回路に関する。これは、34で一般的に示されたアース
反発制御回路によって行われ、この回路は、回路のアー
ス端子Cと+Vとの間に直列接続されたレベルセンサト
ランジスタ36、38及び40を備えている。これらの
レベルシフタトランジスタは、端子24に現れる電圧揺
動を増幅し、これはトランジスタ42を作動するように
加えられる。トランジスタ42が作動されると、トラン
ジスタ14に加えられるバイアス電圧が減少され、これ
に流れる電流を制限すると共に、回路アース端子24に
発生し得る電圧を制限する。トランジスタ42の導通程
度は、Cに誘起される電圧に比例し、この誘起電圧がほ
ぼ0のときはトランジスタ42が導通しない。
ス端子に誘起される電圧を制限することにより回路のア
ース端子にかかる電圧が該回路に接続された他の回路に
悪影響を及ぼすに充分なレベルに到達しないようにする
回路に関する。これは、34で一般的に示されたアース
反発制御回路によって行われ、この回路は、回路のアー
ス端子Cと+Vとの間に直列接続されたレベルセンサト
ランジスタ36、38及び40を備えている。これらの
レベルシフタトランジスタは、端子24に現れる電圧揺
動を増幅し、これはトランジスタ42を作動するように
加えられる。トランジスタ42が作動されると、トラン
ジスタ14に加えられるバイアス電圧が減少され、これ
に流れる電流を制限すると共に、回路アース端子24に
発生し得る電圧を制限する。トランジスタ42の導通程
度は、Cに誘起される電圧に比例し、この誘起電圧がほ
ぼ0のときはトランジスタ42が導通しない。
【0017】電力節約回路50は、アース反発回路34
の動作を、出力が高状態で且つIN2が高状態となって
出力を低状態へ遷移させるような状態に制限する。回路
50に含まれたナンドゲートは、その入力52が回路の
出力に接続され、そしてその入力54がトランジスタ1
4のゲートに接続される。両入力が高状態(即ち、高レ
ベルから低レベルへ出力が遷移することを指示する)で
あるときには、アースベース回路34のトランジスタ4
0が作動され、トランジスタ42を作動させる。バッフ
ァ回路の他の全ての状態においては、トランジスタ40
、ひいては、トランジスタ42が作動されない。従って
、アース反発回路34が高レベルから低レベルへの出力
遷移状態のときだけ動作するようにすることにより電力
が節約される。
の動作を、出力が高状態で且つIN2が高状態となって
出力を低状態へ遷移させるような状態に制限する。回路
50に含まれたナンドゲートは、その入力52が回路の
出力に接続され、そしてその入力54がトランジスタ1
4のゲートに接続される。両入力が高状態(即ち、高レ
ベルから低レベルへ出力が遷移することを指示する)で
あるときには、アースベース回路34のトランジスタ4
0が作動され、トランジスタ42を作動させる。バッフ
ァ回路の他の全ての状態においては、トランジスタ40
、ひいては、トランジスタ42が作動されない。従って
、アース反発回路34が高レベルから低レベルへの出力
遷移状態のときだけ動作するようにすることにより電力
が節約される。
【0018】インバータ12、反発回路34及び電力節
約回路50のトランジスタのサイズを適当に決めること
により、遷移中の回路アース端子の最大電圧を、例えば
、1.0 Vの安全電圧レベルに制限することができる
。 従って、出力バッファの動作が、回路アース端子Cに接
続された他のバッファ回路に悪影響を及ぼすことはない
。
約回路50のトランジスタのサイズを適当に決めること
により、遷移中の回路アース端子の最大電圧を、例えば
、1.0 Vの安全電圧レベルに制限することができる
。 従って、出力バッファの動作が、回路アース端子Cに接
続された他のバッファ回路に悪影響を及ぼすことはない
。
【0019】特定の実施例について説明したが、これは
本発明を解説するためのものに過ぎず、本発明を何ら限
定するものではない。当業者であれば、本発明の真の精
神及び範囲から逸脱せずに、種々の変更や修正が明らか
となろう。
本発明を解説するためのものに過ぎず、本発明を何ら限
定するものではない。当業者であれば、本発明の真の精
神及び範囲から逸脱せずに、種々の変更や修正が明らか
となろう。
【図1】本発明の一実施例による3状態出力バッファの
回路図である。
回路図である。
【図2】図1の回路のアース端子をアースに接続するイ
ンダクタンスを示す回路図である。
ンダクタンスを示す回路図である。
10 CMOSナンドゲート
12 インバータ
14 Nチャンネルトランジスタ
16 インバータ
18 第2のCMOSナンドゲート
20 インバータ
22 Nチャンネルトランジスタ
24 回路アース端子
34 アース反発回路
36、38、40 レベルセンサトランジスタ50
電力節約回路
電力節約回路
Claims (6)
- 【請求項1】 高及び低入力電圧を受け取るための第
1入力と、上記入力電圧に応答して高及び低出力電圧を
供給するための出力と、上記入力を上記出力に相互接続
する第1論理回路であって、入力電圧の遷移に応答して
上記出力を回路のアース端子に接続するトランジスタ手
段を含んでいるような第1論理回路と、入力電圧の上記
遷移に応答して上記遷移の間に上記トランジスタ手段の
導通を制限し、上記回路アース端子に誘起される電圧を
上記遷移の間に制御するための制御手段とを具備し、こ
の制御手段は、上記出力が高電圧状態にあるのに応答す
ると共に、上記入力が上記出力を低電圧状態に変化させ
る状態にあるのに応答する制御論理回路と、上記制御論
理回路に応答し、上記トランジスタ手段にバイアス電圧
を印加して、上記出力が上記回路アース端子に徐々に接
続されるようにし、これにより、上記回路アース端子に
誘起される電圧を制御するためのレベルシフタ・増幅器
とを備えていることを特徴とするバッファ回路。 - 【請求項2】 上記バッファ回路は3状態であり、上
記出力が浮動する第3の状態を制御するための第2入力
を更に備えている請求項1に記載のバッファ回路。 - 【請求項3】 上記第1論理回路は、上記第1及び第
2入力に応答する第1ナンドゲートと、このナンドゲー
トに応答して上記トランジスタ手段にバイアス電圧を印
加するための第1インバータとを含んでいる請求項2に
記載のバッファ回路。 - 【請求項4】 上記トランジスタ手段に直列に接続さ
れたプルアップ手段と、第2の論理回路とを更に備え、
この第2論理回路は、上記第1及び第2入力に応答する
第2ナンドゲートと、この第2ナンドゲートに応答して
上記プルアップ手段にバイアス電圧を印加する第2イン
バータとを含んでいる請求項3に記載のバッファ回路。 - 【請求項5】 上記制御手段は、更に、上記出力の遷
移状態が高レベルから低レベルであるときだけ上記レベ
ルシフタ・増幅器を作動させるように上記出力の遷移に
応答する電力節約回路を備えている請求項4に記載のバ
ッファ回路。 - 【請求項6】 上記制御手段は、更に、上記出力の遷
移状態が高レベルから低レベルであるときだけ上記レベ
ルシフタ・増幅器を作動させるように上記出力の遷移に
応答する電力節約回路を備えている請求項1に記載のバ
ッファ回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US537578 | 1990-06-14 | ||
US07/537,578 US5028817A (en) | 1990-06-14 | 1990-06-14 | Tristable output buffer with state transition control |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04233320A true JPH04233320A (ja) | 1992-08-21 |
Family
ID=24143220
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3140113A Pending JPH04233320A (ja) | 1990-06-14 | 1991-06-12 | 状態遷移制御式の3安定出力バッファ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5028817A (ja) |
EP (1) | EP0466323A1 (ja) |
JP (1) | JPH04233320A (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5148056A (en) * | 1991-03-27 | 1992-09-15 | Mos Electronics Corp. | Output buffer circuit |
US5296758A (en) * | 1992-02-24 | 1994-03-22 | National Semiconductor Corporation | Output buffer with ground bounce compensation |
US5428303A (en) * | 1994-05-20 | 1995-06-27 | National Semiconductor Corporation | Bias generator for low ground bounce output driver |
US5473263A (en) * | 1994-12-19 | 1995-12-05 | Advanced Micro Devices, Inc. | Negative feedback to reduce voltage oscillation in CMOS output buffers |
US5517130A (en) * | 1994-12-20 | 1996-05-14 | Sun Microsystems, Inc. | Method and structure for reducing noise in output buffer circuits |
JPH09139080A (ja) * | 1995-06-01 | 1997-05-27 | Texas Instr Inc <Ti> | ダイナミックランダムアクセスメモリに使用する出力バッファユニットおよび信号処理方法 |
US5729153A (en) * | 1995-11-20 | 1998-03-17 | Motorola, Inc. | Output buffer with oscillation damping |
US5870332A (en) * | 1996-04-22 | 1999-02-09 | United Technologies Corporation | High reliability logic circuit for radiation environment |
US6150843A (en) * | 1998-01-29 | 2000-11-21 | Vlsi Technology, Inc. | Five volt tolerant I/O buffer |
US6686770B1 (en) | 1999-07-16 | 2004-02-03 | Thomson Licensing S.A. | Tristate circuit for power up conditions |
TWI248056B (en) * | 2001-10-19 | 2006-01-21 | Sony Corp | Level converter circuits, display device and portable terminal device |
US7605608B1 (en) * | 2006-08-09 | 2009-10-20 | Marvell International Ltd. | Circuit for converting a voltage range of a logic signal |
US7705635B1 (en) * | 2006-08-09 | 2010-04-27 | Marvell International Ltd. | Circuit for converting a voltage range of a logic signal |
US7595745B1 (en) | 2006-08-09 | 2009-09-29 | Marvell International Ltd. | Circuit for converting a voltage range of a logic signal |
US7629909B1 (en) | 2006-08-09 | 2009-12-08 | Marvell International Ltd. | Circuit for converting a voltage range of a logic signal |
US7609186B1 (en) | 2006-08-09 | 2009-10-27 | Marvell International Ltd. | Circuit for converting a voltage range of a logic signal |
US7511649B1 (en) | 2006-08-29 | 2009-03-31 | Marvell International Ltd. | Circuit for converting a voltage range of a logic signal |
CN101547004B (zh) * | 2009-05-12 | 2011-06-15 | 威盛电子股份有限公司 | 与门电路 |
US20130328851A1 (en) * | 2012-06-08 | 2013-12-12 | Apple Inc. | Ground noise propagation reduction for an electronic device |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4500800A (en) * | 1982-08-30 | 1985-02-19 | International Business Machines Corporation | Logic performing cell for use in array structures |
US4496857A (en) * | 1982-11-01 | 1985-01-29 | International Business Machines Corporation | High speed low power MOS buffer circuit for converting TTL logic signal levels to MOS logic signal levels |
US4771195A (en) * | 1986-08-29 | 1988-09-13 | Texas Instruments Incorporated | Integrated circuit to reduce switching noise |
US4800298A (en) * | 1987-08-04 | 1989-01-24 | Motorola, Inc. | Output buffer for improving di/dt |
US4777389A (en) * | 1987-08-13 | 1988-10-11 | Advanced Micro Devices, Inc. | Output buffer circuits for reducing ground bounce noise |
US4782252A (en) * | 1987-12-08 | 1988-11-01 | Advanced Micro Devices, Inc. | Output current control circuit for reducing ground bounce noise |
US4855622A (en) * | 1987-12-18 | 1989-08-08 | North American Philips Corporation, Signetics Division | TTL compatible switching circuit having controlled ramp output |
US4959561A (en) * | 1989-01-04 | 1990-09-25 | Motorola, Inc. | MOS output buffer with reduced supply line disturbance |
US4961010A (en) * | 1989-05-19 | 1990-10-02 | National Semiconductor Corporation | Output buffer for reducing switching induced noise |
-
1990
- 1990-06-14 US US07/537,578 patent/US5028817A/en not_active Expired - Fee Related
-
1991
- 1991-06-05 EP EP91305085A patent/EP0466323A1/en not_active Withdrawn
- 1991-06-12 JP JP3140113A patent/JPH04233320A/ja active Pending
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