KR100794776B1 - 고속 과도에 내성인 차동 레벨 쉬프팅 장치 - Google Patents

Abstract

제1 전압 레벨에서 작동하는 입력측과 제2 레벨에서 작동하는 출력측과 입력측과 출력측을 연결하는 레벨 쉬프팅 회로를 가지는 레벨 쉬프팅 장치이다. 입력 회로는 제1 전압에서 참조된 입력 신호를 수신하며, 입력 신호의 천이에 대응하는 분리된 출력들을 제공한다. 그 레벨 쉬프팅 회로는 입력 회로의 각각의 출력과 연결된 게이트를 가진 MOSFETS들을 포함한다. 그리고 입력 신호의 천이들에 대응하는 신호를 샘플하며, 천이들 사이의 샘플들을 유지하는 소스 드레인 경로 제1 회로와 차등 형태로 보유된 샘플 신호를 수신하고, 그것을 다른 회로들에 사용하기 위해서 싱글 앤드 형태로 천이하는 출력회로를 포함한다. 또한 그 회로는 공통 모드 과도 가 존재할 때는 입력 신호들을 차단한다. 그 장치는 동작의 중요한 경로에서 배타적으로 n-채널 MOSFETS을 사용하는 집적 회로로 구현된다.

레벨 쉬프팅 장치

Description

고속 과도에 내성인 차동 레벨 쉬프팅 장치{HIGH SPEED TRANSIENT IMMUNE DIFFERENTIAL LEVEL SHIFTING DEVICE}

본 출원은 2004년 3월 26일에 출원된 미국 가출원번호 60/557,052에 근거하는 것으로서 이에 대한 우선권을 주장하며, 이 가출원의 모든 개시 내용이 본원에 참고로서 합체된다.

본 발명은 레벨 쉬프팅 장치에 대한 것이며, 특히 약 2MHz까지 높은 주파수들에서 동작함과 아울러 낮은 전력 소모와 과도(예를들어 공통 모드)전압에 양호한 내성을 나타내는 레벨 쉬프팅 장치에 대한 것이다.

레벨 쉬프터들은 기본적으로, 제1 신호 레벨로 참고되는 신호들을 완전히 분리된 다른 제2 신호 레벨로 참고되는 회로들에 결합하는 인터페이스 버퍼(interface buffer)들이다. 예를 들어, 집적 회로(IC) 논리 장치의 부분들은 서플라이 전압(Vsupp)와 공통 신호 레벨(COM) 사이에 연결될 수 있지만은, 상기 IC의 출력은 파워 전압(Vpwr)과 접지(GND) 사이에 연결된 다른 장치를 구동해야만 한다. 이런 응용들의 예들은 모터 드라이브, 광 안정기, 클래스-D 오디오 증폭기 그리고 다른 플로팅 웰 시스템 토폴로지들(floating well system topologies)에 사용되는 하프 브리지(half-bridge) 및 풀 브리지(full-bridge) 하이 볼티지 토폴로지들을 포함한다.

클래스-D 증폭기나 플라즈마 패널(plasma panel) 디스플레이들과 같은 응용들에 있어서는, 이 레벨 쉬프터는 최소의 전파 지연으로 높은 주파수들(예컨데, 약 2MHz까지)에서 작동해야 하며, 높은 스위칭 속도들로 인한 공통 모드 과도에 의해 오작동하지 말아야 한다. 그리고 항상, ICS에 있어서 낮은 전력 소모는 중요한 고려사항이 된다.

많은 회로 디자인들이 이러한 요구를 충족하기 위해서 제안되어왔다. 그러나 이들 모두는 하나 또는 그 이상의 면에서 크고 작은 결함이 있다. 그러므로 이들 요구들를 충족시기는 레벨 쉬프터 회로 디자인의 존재가 여전히 요구된다.

본 발명은 중요한 동작경로에서 단지 NMOS 장치만을 사용함과 아울러, 완전한 차동 회로 토폴로지 및 지능형 공통 모드 과도 센싱을 이용함으로써 전술한 요구를 충족시키고자 하는 것이다.

발명의 한 양상에 따르면, 입력측, 출력측, 및 상기 입력측과 출력측을 연결하는 레벨 쉬프팅 회로를 구비하는 레벨 쉬프팅 장치가 제공된다. 입력측은 제1 전압에서 동작하는 입력 회로를 구비하며, 출력측은 분리되고 독립적인 서플라이 및 기준 버스에 의해 공급되는 제2 전압에서 작동한다. 입력 회로는 제1 전압으로 참조되는 입력신호를 수신하며, 레벨 쉬프팅 회로에 출력을 제공한다. 출력측은 완전한 차동 토폴로지를 가지는 제1 회로와 그리고 제1 회로로부터 완전한 차동 입력을 수신하며, 제2 전압으로 참조되는 싱글 엔드(single-ended) 출력을 제공하는 출력 회로를 포함한다.

더욱이 발명의 제1 양상에 따르면, 공통 모드 과도에 응답하여 과도가 통과할 때까지 출력신호를 그것의 전류 레벨에서 보유시키지만은, 상기 입력신호가 제2 레벨로 복귀할 때에는 그 출력을 휴면 레벨로 복귀되게 하는 회로가 제공된다.

발명의 제2 양상에 따르면, 입력회로의 출력은 제1 레벨에서 제2 레벨로의 입력 신호의 천이(transition)에 대응하는 제1 신호와, 제2 레벨에서 제1 레벨로 입력 신호의 천이에 대응하는 제2 신호와 그리고 입력 신호의 각 천이에 대응하는 제3 신호로 구성된다.

발명의 제3 양상에 따르면, 레벨 쉬프팅 회로는 각각 하나의 신호 경로와 제어 단자를 가지는 복수의 스위치로 구성되며, 여기서 입력 회로로부터 출력 신호들은 상기 스위치들 중 하나의 제어 단자와 연결되고, 이들 스위치들의 신호 경로들은 제1 기준 버스와 제2 서플라이 버스 사이에 연결된다.

발명의 제4 양상에 따르면, 출력측은 제1 신호 레벨과 제2 신호 레벨 사이에서의 입력 신호들의 천이에 대응하는 신호들을 샘플링하고, 천이들 사이에서 샘플링된 신호들의 값에 대응하는 신호들을 보유하고, 상기 보유된 값들을 차동 형태로 출력 회로에 공급하는 동작을 하는데, 이 출력회로는 상기 차동 신호를 싱글 엔드 형태로 변환한다.

더욱이 발명의 제4 양상에 따르면, 출력측은 제1 및 제2 상보 출력을 갖는 래치 회로를 포함하는 바, 이 래치 회로는 천이들 사이에서 상기 샘플링된 값에 대응하는 신호를 보유함과 아울러 그의 출력들을 싱글 엔드 변환 회로에 대한 차동 입력으로서 공급하는 동작을 한다.

발명의 제5 양상에 따르면, 레벨 쉬프팅 회로는 복수의 n-채널 MOSFETS으로 구성된다.

발명의 제6 양상에 따르면, 레벨 쉬프팅 장치는 집적회로 칩으로 구현된다.

따라서 이 발명의 목적은 높은 주파수에서 작동할 수 있으며, 낮은 전력 소모와 공통 모드 과도에 내성을 갖는 레벨 쉬프팅 장치를 제공하는 것이다.

본 발명의 기타 특징들 및 이점들이 첨부 도면을 참조로한 발명의 상세한 설명으로부터 명백해질 것이다.

도1은 본 발명의 회로 토폴로지의 전체 블럭 다이어그램이다.

도2는 도1의 멀티플랙서 회로에 대한 트랜지스터 레벨의 구현을 도시한다.

도3은 도1의 판별기 래치 회로에 대한 트랜지스터 레벨 구현을 도시한다.

도4는 싱글 엔드 출력 변화의 차동회로를 수행하는 도1의 일부에 대한 트랜지스터 레벨 구현을 도시한다.

도1을 참조하면, 본 발명에 따른 레벌 쉬프터(10)는 전압 (Vsup) 와 COM(로우 사이드 또는 LS) 사이에서 참고된 입력 신호를 변환하고 전압(Vpwr)과 접지 (GND)(하이 사이드 또는 HS) 사이에서 참고된 출력 신호를 제공한다. 레벨 쉬프터 (10)의 입력 또는 로우 사이드는 Vsup 또는 COM 버스 (13과 15) 사이에 연결된 입력 회로(12)로 구성된다. 입력회로(12)는 Vsup와 COM 사이에서 참고된 입력 펄스를 수신하는 입력단자(14)를 가지며, 세 개의 출력 (16,18,20) 각각에서 에지 트리거 펄스들을 제공한다. 이들은 3개의 레벨 쉬프팅 트랜지스터 (22,24,26)의 게이트 단자와 연결되어 있다. Vpwr 버스(53)와 트랜지스터의 드레인 단자 노드들(36-40) 사이의 저항 (30,32,33)과 각각 병렬로 연결된 다이오드(42-46)는 과도한 전압으로 인한 장치 손상을 막기 위해서 Vpwr에 대한 이 노드들의 전압을 클램프(clamp).

제4 트랜지스터(28)는 COM 버스 15와 연결된 그것의 게이트와 소스 단자들과, 저항(35)과 병렬 다이오드(48)에 의해서 Vpwr 버스(53)와 연결된 그것의 드레인 단자를 가진다. 이것은 공통 모드 과도 센싱 트랜지스터로 사용된다. 감지된 정보는 아래에서 더 자세히 설명된 것처럼 공통 모드 과도 동안에 안정 상태로 IC의 출력을 보유하기 위해서 지능적으로 처리된다.

입력 회로(12)는 출력 단자들(18,20)에 각각 SET 펄스와 ENABLE 펄스를 제공하기 위해서 단자(14)에 입력 펄스의 상승 에지에 대응하는 적당하거나 또는 바람직하게 디자인된 논리회로이다. 또한 입력 회로(12)는 출력 단자들 (18,20)에 RESET 펄스와 ENABLE 펄스를 제공하기 위한 입력 펄스의 하강 에지에 대응한다. 즉, 입력 펄스의 리딩(leading) 에지는 SET 펄스들을 생산하며, 트레일링(trailing) 에지는 RESET 펄스를 생성하며, 리딩 에지와 트레일링 에지 모두는 ENABLE펄스를 생성한다.

입력 회로(12)로부터의 출력 펄스는 각 레벨 쉬프팅 트랜지스터 (22, 24, 26)를 도통시키며, 이는 차례로 각각의 소스 단자 노드들 (36,28, 40)을 풀 다운(pull down)한다. 이들은 각각 ENABLE N, SET N과 RESET N 신호를 제공한다. 다 이오드 (42-48)은 이미 설명한 것처럼 과도한 전압으로 인한 장치 손상을 막기 위해서 Vpwr에 대한 ENABLE N,SET N과 RESET N 노드들(36-40)에서 전압을 클램프한다.

레벨 쉬프터 (10)의 하이측(high side) 기능들은 멀티플렉서 유닛(50)과 판별기 래치 유닛(52)와 싱들 엔드 변환 유닛(54)의 차동회로에 의해서 제공된다. 이러한 유닛들 모두는 Vpwr과 GND 버스(53,55) 사이에서 연결되어 있다. 이들 유닛 각각의 동작은 아래에서 설명할 것이다.

멀티플랙서 유닛(50)은 세 개의 완전 차동 회로(56-60)로 구성된다. 회로 (56)의 출력들 "Ctrl1"과 "Ctrl2는 회로 (58,60)을 제어하는 상보적인 신호이다.

도2는 멀티플랙서 유닛(50)의 하나의 적당한 실시예를 도시하지만, 그러나 완전한 미분 토폴로지(topology)와 NMOS 트랜지스터들을 사용하는 어떤 다른 적절한 실시예가 본 발명의 영역에서 사용될 수 있다. 회로(56)은 트랜지스터들(68,70)으로 구성되며, 그들의 게이트는 노드(36)에서 ENABLEN 신호와 기준 전압 소스 (72)(도1 참조)에 의해서 구동된다. 도2에서 보듯이, 이것은 저항(78)과 직렬인 트랜지스터(76)을 공급하는 칩 상에 발생되는 이상(ideal) 전류 소스(74)에 의해서 나타난다. 또한 바이어스(bias) 전류(이상 전류 소스(80)로서 도2에 나타난)가 칩 상에 발생한다. 전자 대 정공의 이동성 증가 때문에, N-채널 MOS 장치는 P-채널 장치보다 빠르게 동작한다. 그러므로 상기 회로는 우세한 NMOS 장치들을 사용하여 구현된다. 도2에 따르면, 회로(58)은 한 쌍의 트랜지스터들(82,84)에 의해서 실행되며, 회로(60)은 한 쌍의 트랜지스터들(86,88)에 의해서 실행된다.

도1에서 보듯이, "ENableN" 노드 (36)에서 전압은 트랜지스터 M7과 M10를 통한 전류 흐름을 제어하고 이것은 차례로 출력 SP와 RP를 제어한다.

제어 논리는 아래와 같다.; ENableN이 (PWR-Vref)보다 작을 때, 회로(56) Ctrl1 출력은 하이(high)이고, 회로(58)은 활성화되며, 반면에 회로(56)의 Ctrl2 출력은 로우(low)이며, 그리고 회로(60)은 불활성화된다. 활성화 회로(56)에서는 SetN과 ResetN 노드(38,40)(이것을 입력 펄스에 대응한다.)가 샘플링되는 것을 의미한다.

ENableN이 (PWR-Ctrl1)보다 클 때에는, Ctrl2 출력이 하이이고 회로 60이 활성화된다. 반면에 Ctrl1 출력이 로우이고, 회로(58)이 뷸활성화 된다. 활성화 회로(60)은 SPN과 RPN(노드 (92,94)의 출력 판별기 래치 유닛 52)에 대한 출력이 샘플링되는 것을 의미한다. 이것은 레벨 쉬프트 회로가 판별기 래치 회로에 의해서 확립된 이전 상태를 보유함으로서, HOLD 상태에 대응한다.

SP와 RP 신호는 멀티플랙서 유닛(50)의 출력이며, 회로(56)의 제어 논리에 의해서 활성화되는 블럭에 의존하며, 그들은 회로(58,60)에 인가된 각각의 입력에 대응한다.

판별기 래치 회로(52)는 두 개의 완전한 차동회로 (96,98)과 래치회로(100)으로 구성된다. 회로(96)의 출력 Ctrl3과 Ctrl4는 회로 (98,100)을 제어하는 상보적인 신호이다.

도3은 도1로부터 회로 (96-100)의 적절한 하나의 예를 보여주나, 또한 완전한 미분 토폴로지와 NMOS 트랜지스터들을 사용하는 다른 예들도 본 발명의 영역내 에 있다. 이상 전류 소스(102,104)는 기준 전류 블럭(도시 않됨)으로부터 칩에서 발생된다. 래치 회로 (100)은 트랜지스터 (106,108)에 의해서 형성되며, 반면에 회로 (96)은 트랜지스터 (110과 112)에 의해서 형성되고, 회로 (98)은 트랜지스터 (114,116)에 의해서 형성된다.

제어 논리는 다음과 같다.

중요한 공통 모드 과도 신호가 없을 때는, 만약 트랜지스터 (28)이 오프(off)되면, 노드 41(도1 참조)에서 DvdtN 신호는 노드 46에서 ResetN 신호보다 크다. 이 경우에, 회로 (96)의 Ctrl3 출력 신호는 하이이고, 회로 (98)은 활성화된다. 활성화 회로(98)은 회로 (58, 60)의 SP와 RP 출력이 각각 샘플링되는 것을 의미한다.그러므로 이것 또한 입력 샘플링 상태에서 대응한다.

공통 모드 과도가 있는 때에, 노드 (41)에서의 DvdtN 신호는 ResetN 신호보다 작으며, Ctrl3 출력 신호는 하이이고, 그리고 회로 (100)은 활성화 된다. 동시에 Ctrl4 출력 신호는 로우이고, 회로 (98)은 불활성화 된다. 활성화 래치 회로 (100)은 래치의 출력 노드 SPN과 RPN이 이전 상태에서 변화하지 않는 것을 의미하며, 그러므로 이것은 HOLD 상태에서 대응한다.

노드 "SPN"과 "RPN"은 판별기 래치 회로 (52)의 출력들이며, 회로 (96)의 제어 논리에 의해서 활성화되는 회로에 의존하며, 그들은 INPUT 셈플링 상태(Set 신호 또는 Reset 신호에 대응하는) 또는 HOLD 상태에서 있다. 로우 dv/vtN 신호가 공통 모드 과도의 존재를 표시하기 때문에, 래치 회로 (100)은 SET 신호에 대한 응답으로부터 보호되며, 그것은 과도가 존재하는 한 불활성화된 상태로 남아있다. 만 약 래치 (100)이 과도가 시작될 때 활성화 되면, 그것은 리셋(reset) 될 때까지 활성화된 체로 남아 있을 것이다. 과도가 남아 있는 한, 회로 (96,98)은 SET 신호에 응답하지 않을 것이며. 래치(100)은 불활성화된 체로 남아 있을 것이다.

싱들 엔드 변환 유닛 (54)의 차동회로는 하나의 차동 회로 (104)로 구성된다. 래치 회로 출력인 신호 SPN과 RPN은 회로 (104)에 입력이다. 상기 설명한 것처럼 회로 (50,52)는 완전 차동 회로이며, 여기서 그들의 각각 입력들과 출력들은 차동 신호들이다. 이들 차동 신호 SPN과 RPN들은 회로 (54)에 의해서 다시 싱글 엔드 신호 Vout으로 변환되어진다. 이것은 레벨 쉬프터 구성으로부터 신호를 처리하는 회로 디자인의 편의를 위해서 중요하다.

회로(54)의 적절한 실시예는 도4에서 트랜지스터 레벨에서 설명된다. 다시, 완전한 미분 토폴로지와 NMOS 트랜지스터들을 사용하는 다른 실시예가 또한 본 발병의 영역 내에 있다. 이미 보듯이, 회로(54)는 트랜지스터 (106-120)을 포함한다. 차동 신호 SPN 과 RPN은 싱글 앤드 출력을 제공하기 위해서 Vout과 GND 사이에서 참고된 신호로 변환된다.

차동 신호 SPN과 RPN은 차동 회로 증폭기의 출력 트랜지스터(114,118)과 연결되기 전에 소스 팔로워(follower) 트랜지스터 (106,108,110,112)와 연결된다. 그 소스 팔러워들은 Vpwr에 대하여 SPN과 RPN을 이동시키고, 그 결과 트랜지스터 (114,118,116,120)에 의해서 형성된 차동회로 증폭기에 사용될 수 있다. 이것은 그것의 입력에서 차동 신호를 그것의 출력 Vout에서 싱글 앤드 신호로 변환한다.

비록 본 발명이 특정 실시예와 관련된 것을 설명하였지만, 많은 다른 변화 와 수정과 기타 사용이 그 기술분야에서 숙련된 사람에게 명백해질 것이다. 그러므로 본 발명은 본원의 특정 개시에 의해서 제한되는 것이 아니라,부가된 청구항에 따라 전 영역에서 승인될 것을 의도한다.

Claims (16)

1. 입력측, 출력측, 및 상기 입력측과 상기 출력측을 연결하는 레벨 쉬프팅 회로를 갖는 레벨 쉬프팅 장치로서; 여기서

   입력측은 제1 서플라이 버스와 제1 기준 버스 사이에서 제공된 제1 전압에서 동작하는 입력회로를 포함하며,

   입력 회로는 상기 제1 전압으로 참고되는 입력신호를 수신함과 아울러 출력을 제공하며;

   상기 레벨 쉬프팅 회로는 상기 입력 회로의 출력과 연결되며; 그리고

   상기 출력측은 제2 서플라이 버스와 제2 기준 버스 사이에 제공된 제2 전압에서 동작하며,

   제2 버스들은 제1 버스들로부터 분리되고 독립적이고; 그리고

   상기 출력측은 완전 미분 토폴로지(differential topology)를 가지는 제1 회로와; 그리고

   상기 제1 회로에서 완전 차동 입력을 수신함과 아울러, 상기 제2 전압으로 기준된 싱글 엔드 출력을 제공하는 출력회로를 포함하는 것을 특징으로 하는 레벨 쉬프팅 장치.
2. 제1항에 있어서, 상기 입력 회로의 출력은 제1 레벨에서 제2 레벨로의 입력 신호의 천이에 대응하는 제1 신호와 상기 제2 레벨에서 상기 제1 레벨로 입력 신호 의 천이에 대응하는 제2 신호와 그리고 상기 입력 신호의 각 천이에 대응하는 제3 신호로 구성되는 것을 특징으로 하는 레벨 쉬프팅 장치.
3. 제2항에 있어서, 상기 레벨 쉬프팅 회로는 각각 신호 경로와 제어 단자를 가진 복수의 반도체 스위치들로 구성되며, 여기서 입력 회로에서의 출력 신호는 각각 상기 스위치들 중 하나의 제어 단자와 연결되고, 상기 스위치들의 신호 경로들은 상기 제1 기준 버스와 상기 제2 서플라이 버스 사이에 연결되어 있는 것을 특징으로 하는 레벨 쉬프팅 장치.
4. 제3항에 있어서, 신호 경로와 제어 단자를 가지는 추가된 반도체 스위치로 구성되는 공통 모드 과도 센서를 더 포함하며, 여기서 제어 단자는 상기 제1 기준 버스에 연결되며, 상기 신호 경로는 상기 제1 기준 버스와 상기 제2 서플라이 버스 사이에 연결되어 있고, 상기 센서는 공통 모드 과도의 검출을 나타내는 출력을 제공하도록 동작가능한 것을 특징으로 하는 레벨 쉬프팅 장치.
5. 제4항에 있어서, 상기 출력측의 제1 회로는 제1 및 제2 레벨 사이에 입력 신호들의 천이들에 대응하는 신호를 샘플링하고, 천이들 사이에서 샘플된 신호들의 값에 대응하는 신호를 보유하고, 출력 회로에 차동 형태로 보유된 값을 공급하도록 동작가능한 특징으로 하는 레벨 쉬프팅 장치.
6. 제5항에 있어서, 상기 출력측의 제1 회로는 공통 모드 과도의 검출에 응답하여, 상기 공통 모드 과도가 존재하는 동안에 입력 신호의 도달을 나타내는 신호가 출력 회로를 통과하는 것을 방지하지만, 입력 신호의 종결을 나타내는 신호가 상기 출력 회로를 통과하도록 하는 부분을 포함하는 것을 특징으로 하는 레벨 쉬프팅 장치.
7. 제5항에 있어서, 상기 출력측의 제1 회로는 공통 모드 과도의 검출에 응답하여, 상기 공통 모드 과도가 존재하는 동안에 상기 제2 레벨로 상기 제1 레벨의 입력 신호의 천이를 나타내는 신호가 상기 출력 회로를 통과하는 것을 방지하지만, 상기 제2 레벨에서 상기 제1 레벨로 입력 신호의 천이를 나타내는 신호가 출력 회로를 통과하도록 하는 부분을 포함하는 것을 특징으로 하는 레벨 쉬프팅 장치.
8. 제1항에 있어서, 상기 출력측의 제1 회로는 제1 및 제2 레벨 사이에서 입력 신호들의 천이들에 대응하는 신호를 샘플링하고, 천이들 사이에서 샘플링된 신호들의 값들에 대응하는 신호를 보유하고, 출력 회로에 차동 형태로 보유된 값들을 공급하도록 동작가능한 것을 특징으로 하는 레벨 쉬프팅 장치.
9. 제1항에 있어서, 상기 입력 회로의 출력은 상기 제1 기준 버스에서의 신호 레벨로부터 상기 제1 서플라이 버스에서 신호 레벨까지 방향으로의 천이에 대응하는 제1 신호와 상기 제1 서플라이 레벨에서 제1 기준 레벨까지 방향에서 입력 신호 의 천이에 대응하는 제2 신호와 분리된 출력 단자들에서 이용 가능한 상기 입력 신호, 제1, 제2, 제3 신호들의 각각의 천이에 대응하는 제3 신호로 구성된 것을 것을 특징으로 하는 레벨 쉬프팅 장치.
10. 제9항에 있어서, 상기 레벨 쉬프팅 회로는 상기 입력 회로의 출력들 중 하나에 각각 연결되는 게이트 단자를 각각 가지는 복수의 MOSTFETS으로 구성되며, 그리고 소스- 드레인 신호 경로들은 상기 제1 기준 버스와 상기 제2 서플라이 버스 사이에서 연결되어 있는 것을 특징으로 하는 레벨 쉬프팅 장치.
11. 제10항에 있어서, MOSFETS는 n-채널 MOSFETS인 것을 것을 특징으로 하는 레벨 쉬프팅 장치.
12. 제9항에 있어서, 상기 제1 기준 버스와 커플된 게이트 단자를 가지는 추가적인 MOSFETS으로 구성된 공통 모드 과도 센서를 더 포함하며, 그리고 소스-드레인 신호 경로는 상기 제1 기준 버스와 상기 제2 서플라이 버스 사이를 연결하며, 상기 센서는 공통 모드 과도 검출을 나타내는 출력을 제공하도록 동작가능한 것을 특징으로 하는 레벨 쉬프팅 장치.
13. 제1항에 있어서, 상기 제1 회로는 제1 과 제2 레벨들 사이의 천이들에 입력 신호의 신호 표시를 샘플링하기 위해서 작동하며, 그리고 천이들 사이에서 샘플된 값에 대응하는 신호들을 보유하고, 상기 출력 회로에 입력들로서 출력들을 공급하기 위해서 작동하는 동작가능한 제1 및 제2 상보 출력들을 가지는 래치 회로를 포함하는 것을 특징으로 하는 레벨 쉬프팅 장치.
14. 제1항에 있어서, 공통 모드 과도를 감지하기 위해서 작동하는 센싱 회로를 더 포함하며, 여기서 상기 출력측의 제1 회로의 부분은 공통 모드 과도 검출에 응답하여 상기 공통 모드 과도가 존재하는 동안에 도달한 입력 신호를 나타내는 신호가 상기 출력 회로를 통과하는 것을 방지하지만, 입력 신호의 종결을 나타내는 신호가 상기 출력 회로를 통과하게 하는 것을 특징으로 하는 레벨 쉬프팅 장치.
15. 제1항에 있어서, 상기 장치의 회로들은 각각 n채널 MOSFETS인 복수의 트랜지스터로 구성된 것을 특징으로 하는 레벨 쉬프팅 장치.
16. 제1항에 있어서, 상기 회로는 집적회로 칩으로 구현되는 것을 특징으로 하는 레벨 쉬프팅 장치.

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