KR940006297Y1 - 리시버 및 트랜스미터 회로 - Google Patents

리시버 및 트랜스미터 회로 Download PDF

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금성일렉트론 주식회사
문정환
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Abstract

내용 없음.

Description

리시버 및 트랜스미터 회로
제1도는 종래의 데이타의 송,수신 회로도.
제2도는 본 고안의 리시버 및 트랜스미터 회로도.
제3a도는 직렬 데이타 수신기의 각 부 파형도.
제3b도는 병렬 데이타 송신시의 각 부 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 직렬 데이타 순차 입력부 20 : 패리티 에러신호 발생부
30 : 직렬 데이타 전송부 40 : 패리티 발생부
본 고안은 직렬 데이타의 송수신에 관한 것으로, 특히 직렬 데이타 라인과 내부 버스 사이의 간소화된 리시버(receiver) 및 트랜스미터(transmitter)의 기능과 테스트를 위한 루프 모드(loop mode)와 패리티(parity)의 체크가 가능하도록 한 리시버 및 트랜스미터 회로에 관한 것이다.
일반적으로 사용되고 있는 종래의 직렬 데이타 송수신 회로는 제1도에 도시한 바와 같이, 내부 버스로 부터의 병렬 데이타를 래지스터(2)를 매개로 하여 병렬/직렬 쉬프트 레지스터(4)에 인가하고 이로 부터의 직렬 데이타를 송신회로(도면 미 표시)로 출력하며, 동기 로직(5)을 통해 입력된 직렬 데이타를 직렬/병렬 쉬프트 레지스터(3)에 인가하고 이로 부터의 병렬 데이타를 레지스터(1)를 통해 내부 버스로 입력하도록 구성되어 있다.
상기와 같이 구성되는 종래의 회로에 대하여 그 동작 및 문제점을 상세히 설명하면 다음과 같다.
먼저, 상기와 같은 종래 회로는 직렬/병렬 쉬프트 레지스터(3)와 병렬/직렬 쉬프트 레지스터(4)가 서로 완전히 분리되어 있어 각기 독립적으로 기능을 수행하며 각 쉬프트 레지스터(3,4)는 각각의 레지스터(1,2)를 가지고 있고 버스 라인도 이중의 구조로 되어 있다.
한편, 마이콤(도면 미 표시)으로 부터 외부로 데이타를 전송할 때에는 병렬 데이타를 레지스터(2)에 로딩한후 이를 병렬/직렬 쉬프트 레지스터(4)에 의해 직렬 데이타로 변환한 후 데이타를 전송하며, 외부로 부터의 직렬 데이타는 동기 로직(5)으로 부터의 동기 신호에 맞추어 직렬/병렬 쉬프트 레지스터(3)에 입력하여 직렬 데이타를 병렬 데이타로 변환한 뒤에 이를 레지스터(1)를 통해 마이콤의 내부 버스로 출력하도록 되어 있다.
그러나 상기와 같은 회로는 버스 라인 및 레지스터(1~4)를 독립적으로 사용함으로써 비효율적이 되고 비동기 데이타의 송수신을 위한 경우 더욱 간소화된 로직을 필요로 하게 된다.
본 고안은 상기와 같은 종래 회로의 결함을 감안하여, 트랜스미터와 리시버의 기능을 최소의 쉬프트 레지스터와 전송 게이트를 사용하여 간소화하고, 패리티의 발생과 패리티의 체크를 동시에 수행하며 수신클럭과 송신클럭을 서로 다른 에지에서 동작시킴으로써 동일 클럭에서의 타임-쉐어링이 가능하도록 안출한 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 고안의 리시버 및 트랜스미터 회로도로서, 이에 도시한 바와 같이 스타트 신호()를 플립 플롭(FF1)의 세트 단자에 인가하고 그 입력단자에는 로우레벨의 신호를 인가하며, 병렬 데이타의 비트수에 대응하는 플립플롭(FF2, FF3, ~)을 종속 연결하고 상기 플립플롭(FF1, FF2,FF3)의 출력을 종속 연결된 플립플롭(FF2, FF3, ~)의 최선단에 입력하며, 직렬 데이타(SIN) 라인과 접속된 전송 게이트(T1, T2, ∼)의 제어입력단자에 상기 플립플롭(FF2, FF3, ~)의 반전출력을 각기 인가하여 구성한 직렬 데이타 순차 입력부(10)와, 상기 직렬 데이타 순차 입력부(10)의 반전 출력을 입력으로 하는 앤드 게이트(AD10)의 출력과, 수신 클럭신호(RCLK)를 오아 게이트(OR10)에 각기 입력하고, 그 출력을 플립플롭(FF10)의 클럭단자에 인가하며, 상기 플립플롭(FF10)의 반전출력을 직렬 데이타(SIN)와 함께 배타적 오아 게이트(XOR10)를 통해 그 플립플롭(FF10)의 입력단자에 입력하고, 그 출력을 패리티 선택기(21)를 통해 패리티 에러를 체크하도록 한 패리티 에러신호 발생부(20)와, 로드신호()에 의해 구동되는 전송 게이트(T21, T22, ∼)를 통해 병렬 데이타를 각 플립플롭(FF20, FF21, ∼)에 입력하고, 각 플립플롭(∼, FF21)의 출력을 송신클럭(TCLK)에 의해 구동되는 전송 게이트(∼, T11)를 통해 다음단의 플립플롭(∼, FF21, FF20)으로 입력한 직렬 데이타 전송부(30)와, 전송하려는 병렬 데이타를 배타적 오아 게이트(XOR21-XOR26)에 입력하고 그 출력을 전송 게이트(Tn)에 입력하여 상기 로드신호()가 인가될 때 상기 직렬 데이타 전송부(30)의 최선단으로 패리티 신호가 입력되도록 한 패리티 발생부(40)로 구성된다.
상기와 같이 구성한 본 고안의 회로에 대하여 그 동작 및 작용효과를 상세히 설명하면 다음과 같다.
먼저, 회로 리시버로 동작할 때에는 제3a도와 같은 타이밍에 의해 동작하는데, 시스템을 리세트한 후 수신클럭(RCLK)에 동기된 스타트 신호() 비트에 제1 플립플롭(FF1)으로 하이의 신호가 1 싸이클만큼 출력된다. 이어서 수신클럭(RCLK)이 인가될 때마다 하이의 신호가 다음 단의 플립플롭(FF2~)으로 쉬프트되어 가면서 전송 게이트(T1,T2~)를 차례로 턴온시키게 되며, 상기 전송 게이트(T1,T2~)가 차례로 턴온됨에 따라 직렬 입력 데이타(SIN)가 시간 분할된 간격으로 내부 버스로 들어오며, 이때 패리티 에러신호 발생부(20)는 순차적으로 들어오는 직렬 데이타를 읽은 후 패리티 에러의 여부를 출력하여 프로세서가 이를 인식하도록 한다.
한편, 회로가 트랜스미터로 동작할 때에는 제3b도에 도시한 바와같이 트랜스미터 스타트 신호() 비트에 의해 만들어진 로드신호()에 의해 내부 버스의 데이타가 트랜스미터 쉬프트 레지스터인 플립플롭(FF20~FFn)에 실리게 되고, 각 데이타 비트의 값들이 패리티 발생부(40)에 의해 패리티를 만들어 내면 그 값 역시 상기 쉬프트 레지스터인 플립플롭(FF20~FFn)의 제일 마지막 비트의 값 다음에 실려서 송신클럭(TCLK)이 로우인 상태에서 직렬 데이타 출력단자(SOUT)를 통해 출력된다.
따라서 순차적으로 데이타를 쉬프트하는 플립플롭(FF1~)에 의해 전송 게이트(T1,T2~)를 구동하여 직렬 데이타를 시스템으로 로딩할 수 있고, 병렬 데이타는 플립플롭(FF20,FF21~)에 로딩한 후 직렬 데이타로 순차적으로 출력할 수 있게 된다.
이상에서와 같이 본 고안에 의해 트랜스미터와 리시버의 기능을 최소의 쉬프트 레지스터와 전송 게이트를 사용하여 간소화할 수 있으며, 패리티의 발생과 패리티의 체크를 동시에 수행할 수 있으며, 수신클럭과 송신클럭이 각기 서로 다른 에지에서 동작함으로써 동일 클럭을 사용한 타임-쉐어링이 가능하게 된다.

Claims (1)

  1. 스타트 신호()를 첫단의 플립플롭의 세트 단자에 인가하고 그 입력단자에는 로울레벨의 신호를 인가하며, 병렬 데이타의 비트수에 대응하는 플립플롭을 종속 연결하고 상기 각 플립플롭의 출력을 종속 연결된 플립플롭의 최선단에 입력하며,직렬 데이타 라인과 접속된 전송 게이트의 제어입력단자에 상기 플립플롭의 반전출력을 각기 인가하는 직렬 데이타 순차 입력부(10)와, 상기 직렬 데이타 순차 입력부(10)의 각 반전 출력을 입력으로 하는 앤드 게이트의 출력신호와 수신 클럭신호를 오아 게이트에 각기 입력하고, 그 오아게이트의 출력을 플립플롭의 클럭단자에 인가하며, 그 플립플롭의 반전출력을 직렬 데이타와 함께 배타적 오아 게이트를 통해 그 플립플롭의 입력단자에 입력하며, 그 플립플롭의 출력을 패리티 선택기를 통해 패리티 에러를 체크하도록 한 패리티 에러신호 발생부(20)와, 로드신호에 의해 구동되는 전송 게이트를 통해 병렬 데이타를 각 플립플롭에 입력하고 각 플립플롭의 출력을 송신클럭에 의해 구동되는 전송 게이트를 통해 다음단의 플립플롭으로 입력하는 직렬 데이타 전송부(30)와, 전송하려는 병렬 데이타를 배타적 오아 게이트에 입력하고, 그 출력을 전송 게이트에 입력하여 상기 로드신호가 인가될때 상기 직렬 데이타 전송부(30)의 최선단으로 패리티 신호가 입력되도록 하는 패리티 발생부(40)로 구성하여 된 것을 특징으로 하는 리시버 및 트랜스미터 회로.
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