KR920001083B1 - 논리회로의 테스트용이화회로 - Google Patents

논리회로의 테스트용이화회로 Download PDF

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Abstract

내용 없음.

Description

논리회로의 테스트용이화회로
제1도는 본 발명의 1실시예에 따른 논리회로의 테스트용이화회로에 대한 구성을 나타낸 도면.
제2도는 제1도에 도시된 각 타이밍신호를 발생시키는 타이밍신호 발생회로의 상세한 구성예를 나타낸 도면.
제3도는 제1도에 도시된 테스트용이화회로의 동작을 설명하는 타이밍도.
제4도는 본 발명의 다른 실시예에 따른 논리회로의 테스트용이화회로에 대한 구성을 나타낸 도면.
제5도는 본 발명의 또 다른 실시예에 따른 논리회로의 테스트용이화회로에 대한 구성을 나타낸 도면.
제6도는 종래 기술에 따른 논리회로에 대한 1가지 테스트 방식을 설명하는 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 가산기 2,3 : 레지스터
4 : 입력데이터 반전회로 5 : 출력데이터 반전회로
6 : 버스구동회로 7 : 버스스위치
8 : 타이밍신호 발생회로 LB,LBⅠ,LBⅡ,LBⅢ : 연산블럭
G1∼G5: 앤드게이트 M1∼M7: 멀티플렉서
FF1∼FF7: 플립플롭
[산업상의 이용분야]
본 발명은 논리회로의 테스트용이화회로에 관한 것으로, 특히 버스구조를 갖춘 연산회로전체에 적용할 수 있는 논리회로의 테스트용이화회로에 관한 것이다.
[배경기술과 그 문제점]
대규모집적회로(LSI)의 논리회로, 특히 조합회로의 테스트에 유효한 방법으로서 스캔패스법(Scan path法) 또는 애드-혹법(Ad-hoc法)이 알려져 있는데, 그중 스캔패스법은 논리회로내의 플립플롭을 스캔패스로서 시프트레지스터화해서 칩외부로부터 직접 제어하여 그 결과를 관측함에 따라 조합회로를 순서회로로 재구성하여 테스트하도록 된 것으로, 이 방법은 테스트에 필요한 시간과 하드웨어가 증대되어도 좋은 경우에는 확실하면서 상당히 효과적인 테스트방법이므로 대규모 논리회로의 테스트용이화방식으로서 널리 이용되고 있다. 즉, 예컨대, 제6도에 도시된 바와 같이 가산기(AD)와 각종 입력레지스터(A,B,…), 데이터레지스터(D), 출력반전장치(I), 버스(B) 및 버스구동회로(BL), 플립플롭(FF)의 비트패턴을 디코드해서 상기 각 구성요소에 대한 신호를 생성하는 디코드회로로 구성된 연산회로계에 대해 레지스터(A,B)와 데이터레지스터(D) 및 플립플롭(FF)을 스캔패스화함에 따라 상기 스캔패스법이 적용된 것으로 된다. 이 제6도에 도시된 회로는 버스구조를 갖춘 마이크로프로세서의 전형적인 연산회로인 바, 이 회로에서 신호의 통로는 제어신호(C1,C2,…,C6)와 데이터패스(32비트)로 명확하게 분리할 수 있음에 따라 이러한 특징을 살려서 테스트회로를 설계하는 방식을 기대할 수 있다.
또, 상기 스캔패스법에 있어서 플립플롭군(FF群)은 단순히 직렬로 접속된 시프트레지스터로 취급되므로 데이터패스와 제어신호패스가 구별지어져 있지 않아 비효율적이었다.
한편, 상기한 애드혹방법은 도시되어 있지는 않지만 예컨대 제6도에 도시된 구성을 예를들면 디코드논리회로(L1) 및 가산기(AD)와 같은 연산기와의 사이에 원으로 표시된 제어선군(노드)에 게이트를 삽입해서 상기 노드를 외부핀으로 매개하여 직접 제어함으로써 테스트를 수행하는 방식이다.
그러나, 상기한 스캔패스법에서는 각종 연산회로를 포함하는 대규모의 논리회로블럭을 테스트하려면 데이터전송에 의해 테스트시간이 현저하게 증대되어 버리게 되고, 게다가 시스템의 비트구성이 증대됨에 따라 스캔패스화되는 비트수도 현저하게 증대되어 버리기 때문에 테스트의 효율이 상당히 악화되어 버리게 된다.
한편, 상기 애드혹법에서도 제어선과 동일한 수의 게이트를 삽입해서 테스트포인트를 형성해 주어야만 되므로 테스트전용의 외부핀수도 그 분량만큼 필요하게 되는 등, 연산회로계가 증대됨에 따라 가격도 현저하게 증대되어 버리게 된다는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 종래 기술상의 문제점을 해결하기 위한 것으로, 테스트의 효율을 현저하게 향상시킬 수 있는 논리회로의 테스트용이화회로를 제공함에 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명에 따른 논리회로의 테스트용이화회로는 버스구조를 갖춘 LSI내의 연산기의 제어선에 대해 플립플롭체인(chain)으로서의 시프트레지스터단을 설치해서 외부신호에 의해 상기 시프트레지스터단의 데이터를 설정할 수 있도록 함과 더불어, 외부데이터핀과 내부버스와의 사이에 버스스위치를 설치해서 연산수단에 대해 연산데이터를 병렬로 공급하도록 구성되어 있다.
[작용]
본 발명에 따른 논리회로의 테스트용이화회로에 있어서는 상기와 같이 연산수단에 대해 연산데이터가 병렬로 공급되도록 구성되어 있으므로 마이크로프로세서의 연산회로와 같은 대규모의 조합회로에 대한 양호, 불량의 테스트가 고속으로 수행될 수 있다.
[실시예]
제1도는 본 발명의 1실시예에 따른 논리회로의 테스트용이화회로에 대한 구성을 나타낸 것으로, 이 제1도에 도시된 실시예에 있어서는 편의상 32비트가산기를 이용하는 경우를 설정하여 설명한다.
32비트가산기(1)의 주변에는 입력레지스터(A; 2)와 입력레지스터(B; 3), 입력데이터 반전회로(4), 출력데이터 반전회로(5), 32비트내부데이터버스(B)에 데이터를 출력해 주는 버스구동회로(6)가 설치되어 있고, 여기서 상기 가산기(1)에는 2개의 연산제어신호(C6,C7)에 의해 제어되는 연산모드가 구비되어 있다.
또, 가산기(1)를 에워싸고 있는 상기 각 구성요소에 의해 구성되어 있는 점선으로 표시된 블럭을 연산블럭(LB)으로 칭하기로 한다. 한편, 다른 제어신호(C1,C2,C3,C4,C5,C8,C9)중 C1,C2를 제외한 잔여의 제어신호는 직접 연산블럭(LB)을 제어하는 신호로 된다.
또, 각 플립플롭(FFi; i=1,2,3…,7)은 좌단의 플립플롭(FFi)을 제외한 나머지 인접된 플립플롭끼리 D입력단과 Q출력단이 직렬로 접속되어 시프트레지스터를 구성하게 되고, 상기 플립플롭(FFi)의 D입력단은 데이터입력핀(P1)에 접속되어 핀(P2)으로부터 테스트모드신호(S)가 입력되지 않는 경우, 즉 S=0인때 핀(P1)으로부터 플립플롭(FFi)에, 플립플롭(FFi)으로부터 FF1+1(i=1,2,…,7)에 데이터가 시프트되어 가는 반면, S=1인 경우에는 플립플롭(FFi)에 셋트된 데이터가 홀드(hold)된다.
그리고, 각 멀티플렉서(Mi; i=1,2,3,…,7)에는 통상의 동작을 수행하는 제어신호(C10,…,C16)와 플립플롭(FFi,…,FF7)의 출력이 각각 공급되어, 테스트시 즉 S=1에서 각 플립플롭(FFi)에 셋트되어 있는 데이터가 제어신호(C3∼C9)로 공급되는 반면, S=0인때 C3∼C9로서 제어신호(C10∼C16)가 공급된다.
또, 상기 제1도에 있어서, 도면의 참조부호 P3는 데이터핀을 나타내고, 7은 내부데이터버스(B)에 대한 데이터의 입출력제어를 수행하는 버스스위치를 나타내는데, 이 버스스위치(7)는 2개의 버퍼로 구성되어 제어신호(C1,C2)에 의해 제어되게 된다. 그리고, 앤드게이트(Gi; i=1,2,3,4,5)는 테스트모드시(S=1)에 발생되는 타이밍신호(TA,TB,TC,TD,TE)와 플립플롭(FFi)의 출력 또는 신호(S)의 논리적(論理積)을 취해서 그 조건에 따라 출력신호를 발생시키게 된다.
제2도는 상기 제1도에 도시된 타이밍신호(TA-TE)를 발생시키는 타이밍신호 발생회로(8)의 구성예를 나타낸 것으로, 이 타이밍신호 발생회로(8)는 2개의 플립플롭(FF10,FF11)과, 2개의 인버터(I1,I2), 2개의 앤드게이트(A1,A2)로 구성되어 테스트타이밍신호(Tin)와 클럭신호(CLK)에 의해 타이밍신호(TA,TB,TC,TD,TE)를 발생시켜 제1도에 도시된 각 회로부에 공급해주게 된다.
이어, 상기와 같이 구성된 본 발명에 따른 논리회로의 테스트용이화회로에 관한 동작을 제3도에 도시된 타이밍도를 참조해서 설명한다.
통상의 동작시(S=0)에는 핀(P1)으로부터 데이터가 순차적으로 플립플롭(FFi)에 전송되는 바, 즉 버스억세스타이밍을 제어하기 위해 1010001과같이 1비트,3㎉비트,7비트째가 1로 되는 비트패턴이 셋트되게 된다.
이어, 소망의 데이터가 플립플롭(FFi)에 전송된 다음 테스트모드신호(S)를 1로 해서 플립플롭(FFi)으로 이루어진 시프트레지스터의 내용에 의해 연산블럭(LB)의 소정의 구성 요소를 제어가능한 상태로 하게 된다. 그후, 테스트타이밍신호(Tin)를 제2도의 타이밍신호 발생회로(8)에 인가해서 타이밍신호(TA,TB,…,TE)를 발생시켜서 앤드게이트(G1,G2,G3,G4,G5)에 의해 논리적을 취해 그 출력에 의해 제1도에 도시된 각 구성요소를 제어하게 된다. 예컨대 테스트실행 시퀀스중 시퀀스(I)의 사이클(I)에서 데이터핀(P3)에 공급된 테스트데이터가 내부데이터버스(B)에 출력되고, TC=1에 의해 그 버스(B)로부터 레지스터(A; 2)에 입력된다. 이와 마찬가지로 사이클(II)에서 P3로부터의 테스트데이터가 버스(B)를 매개해서 레지스터(B; 3)에 입력되어, 사이클(III)에서 상기 양 레지스터(A,B)에 격납된 데이터가 가산기(1)에서 가산되어 그 가산결과가 TE=1에 의해 버스구동회로(6)를 매개해서 상기 버스(B)로 출력된다. 이와 동시에 TB=1에 의해 버스스위치(7)가 전환되어 상기 버스(B)에 출력된 가산결과 데이터가 데이터핀(P3)에 공급된다.
이와 같이 본 발명에 따른 테스트용이화회로에서는 사이클(I,II,III)의 3사이클에서 가산기(1)에 대한 1회의 테스트를 실행할 수 있게 되므로 소망의 시퀀스정도 만큼 테스트 시퀀스를 I,II,…로 반복함에 따라 임의의 테스트를 실행할 수 있게 된다. 즉, 제3도의 타이밍도로부터도 알수 있는 바와같이 가산기에 대한 1회의 테스트는 테스트모드로 진입된 다음(S=1로 한 다음) 3클럭주기로 종료되게 되므로 고속으로 테스트가 실행됨과 더불어, P3의 데이터핀이 미리 제공된 경우 테스트용으로 필요한 핀은 P1,P2,Pin의 3개핀으로 해결되므로 하드웨어에 대한 총 경비가 절감되게 된다.
제4도는 본 발명의 다른 실시예에 따른 테스트용이화회로의 구성을 나타낸 것으로, 이 제4도에 도시된 실시예에서는 도면을 간단하게 하기 위해 제1도에 도시된 제2번째의 플립플롭(FF2)과 앤드게이트(G4) 및 멀티플렉서(M2) 등의 3조(組)의 각 구성요소를 F1으로 나타내고 있고, 제5번째의 플립플롭과 멀티플렉서등의 2조의 각 구성을 F2로 나타내고 있으며, 가산기와 그에 관련된 구성요소는 연산블럭(LB)으로 나타내고 있다.
이 제4도에 도시된 실시예는 상기 제1도에 도시된 실시예에 비해 상기 연산블럭(LB)에 입력되는 각 제어선(노드)에 디코드논리회로(DL)를 삽입해서, 각 플립플롭으로부터의 출력신호를 기초로 타이밍신호(TA,TB,TC,…)가 발생되는 경우 이들 출력신호를 해독해서 그 해독출력을 연산블럭(LB)내의 각 구성요소에 공급함으로써 상기 실시예와 동일하게 테스트를 수행하도록 되어 있는 점이 다르게 되어 있다.
제5도는 본 발명의 또 다른 실시예에 따른 테스트용이화회로의 구성을 나타낸 것으로, 이 제5도에 도시된 실시예에서는 복수의 연산블럭(LBⅠ,LB,LBⅡⅢ,,…)에 대한 테스트가 필요한 경우에 각 플립플롭으로 이루어진 플립플롭체인(시프트레지스터; MⅠ,MⅡ,MⅢ)을 설치해서 각 플립플롭체인에 의해 특정한 연산블록을 독립적으로 선택하여 테스트를 수행하도록 되어 있다. 예컨대 연산블럭(LBⅡ)을 선택해서 테스트하는 경우에는 플립플롭체인(MⅠ,MⅢ)의 버스에 대한 출력제어에 관계되는 부분에 비트 “0”을 전송해 주면 MⅠ,MⅢ는 차단되므로 연산블록(LBⅡ)만을 독립적으로 테스트할 수 있게 된다.
[발명의 효과]
이상에서 본 발명에 따른 논리회로의 테스트용이화회로에 대해 설명한 바와 같이, 본 발명에서는 적은 핀수로 테스트를 고속으로 수행할 수 있게 되고, 또 복수의 연산블럭에 대한 테스트를 수행하는 경우에도 특정한 연산블럭만을 선택해서 독립적으로 수행할 수 있게 되므로 편리함이 보장되는 장점이 있다.

Claims (4)

  1. 다수비트의 연산을 수행하는 연산수단(1)과 이 연산수단(1)에 관련된 각종 레지스터(2,3)를 포함하여 구성되어 테스트대상으로 되는 연산블럭(LB)과, 제1핀(P1)으로부터의 데이터를 수신하게 되면서 시프트레지스터를 구성하는 복수의 플립플롭(FFi∼FF7)과, 테스트대상인 상기 연산블럭(BL)내의 각 구성요소를 제어하기 위해 복수의 제어신호를 선택적으로 발생시키는 복수의 멀티플렉서(M1∼M7), 상기 복수의 플립플롭(FFi∼FF7)과 멀티플렉서(M1∼M7)에 접속되어 있으면서 테스트모드인 경우 테스트모드신호를 외부로부터 공급받는 제2핀(P2), 제3핀(P3)과 내부데이터버스(B)사이에 접속되어 있으면서 상기 제3핀(P3)으로부터의 상기 연산블럭(LB)에 대한 데이터의 입력 또는 연산결과가 상기 데이터버스(B)를 매개해서 상기 제3핀(P3)에 공급되는 상태를 제어하는 버스스위치수단(7), 이 버스스위치(7)의 데이터입출력기능을 제어하는 앤드게이트수단(G1,G2), 테스트모드인 경우에 상기 앤드게이트수단(G1,G2)을 제어하는 타이밍신호(TA,TB)를 발생시키는 타이밍신호 발생회로수단(8)을 구비하여 구성되어, 테스트모드인 경우 상기 제2핀(P2)으로부터 공급되는 테스트모드신호에 따라 상기 플립플롭(FFi∼FF7)에 입력데이터를 유지시키면서 상기 타이밍신호에 의해 상기 복수의 제어신호를 발생시켜 상기 연산블럭(LB)의 테스트를 고속으로 수행하도록 된 것을 특징으로 하는 논리회로의 테스트용이화회로.
  2. 제1항에 있어서, 상기 멀티플렉서(M1∼M7)중 소정의 입력측에는 다른 앤드게이트수단(G3,G4,G5)이 접속되어 있고, 상기 타이밍신호 발생회로수단(8)이 상기 다른 앤드게이트수단(G3,G4,G5)을 제어하는 다른 타이밍신호(TC,TD,TE)를 발생시키도록 된 것을 특징으로 하는 논리회로의 테스트용이화회로.
  3. 제1항에 있어서, 테스트대상인 연산블럭(LB)이 복수개인 경우, 선택적으로 발생되는 상기 복수의 제어신호에 의해 특정한 연산블럭만을 선택해서 독립적으로 테스트하도록 된 것을 특징으로 하는 논리회로의 테스트용이화회로.
  4. 버스구조를 갖춘 LSI에 있어서, 다수의 연산블럭(LBⅠ,LBⅡ,LBⅢ)의 제어선에 대해 플립플롭체인으로 기능하는 시프트레지스터단(MⅠ,MⅡ,MⅢ)을 설치해서 외부신호(TC∼TG)에 의해 상기 시프트레지스터단(MⅠ,MⅡ,MⅢ)의 데이터를 설정할 수 있게 됨과 더불어, 외부 데이터핀(P3)과 내부버스(B) 사이에 버스스위치(7)를 설치해서 상기 다수의 연산블럭(LBⅠ,LBⅡ,LBⅢ)에 대해 연산데이터를 병렬로 공급하도록 된 것을 특징으로 하는 논리회로의 테스트용이화회로.
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