JPH01320545A - 論理回路のテスト容易化回路 - Google Patents
論理回路のテスト容易化回路Info
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- JPH01320545A JPH01320545A JP63154016A JP15401688A JPH01320545A JP H01320545 A JPH01320545 A JP H01320545A JP 63154016 A JP63154016 A JP 63154016A JP 15401688 A JP15401688 A JP 15401688A JP H01320545 A JPH01320545 A JP H01320545A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はバス構造を有する演算回路全般に適用可能な論
理回路のテスト容易化回路に関するものである。
理回路のテスト容易化回路に関するものである。
（従来の技術）
大規模集積回路（ＬＳＩ）の論理回路、特に組合わせ回
路のテストに有効な方法としてスキャンバス法あるいは
アト−ホック（Ａｄ−ｈｏｃ）法が知られている。前者
は、論理回路内のフリップフロップをスキャン・バスと
してシフトレジスタ化しチップ外部から直接制御しその
結果を観測することによって組合わせ回路を順序回路に
再構成してテストするものである。この方法は、テスト
に要する時間とハードウェアが増大してもよい場合には
、確実でかなり効果的なテスト方法であり、大規模論理
回路のテスト容易化方式としてよく用いられる。
路のテストに有効な方法としてスキャンバス法あるいは
アト−ホック（Ａｄ−ｈｏｃ）法が知られている。前者
は、論理回路内のフリップフロップをスキャン・バスと
してシフトレジスタ化しチップ外部から直接制御しその
結果を観測することによって組合わせ回路を順序回路に
再構成してテストするものである。この方法は、テスト
に要する時間とハードウェアが増大してもよい場合には
、確実でかなり効果的なテスト方法であり、大規模論理
回路のテスト容易化方式としてよく用いられる。
例えば、第６図に示すように、加算器ＡＤ、各種入力レ
ジスタＡ、Ｂ、・・・、データレジスタＤ、出力及転装
ｆＩ、バスＢおよびバスドライバーＢＬおよび、これら
部材を制御する信号をＦＦのビットパターンをデコード
して生成するデコード回路から成る演算回路系に対して
、レジスタＡ、Ｂ。
ジスタＡ、Ｂ、・・・、データレジスタＤ、出力及転装
ｆＩ、バスＢおよびバスドライバーＢＬおよび、これら
部材を制御する信号をＦＦのビットパターンをデコード
して生成するデコード回路から成る演算回路系に対して
、レジスタＡ、Ｂ。
データレジスタＢ、ＦＦをスキャンバス化することによ
り、前記スキャンバス法を適用したとする。
り、前記スキャンバス法を適用したとする。
図示の回路はバス構造を有するマイクロプロセッサの典
形的な演算回路であり、この回路において信号の通路は
制御信号Ｃ、Ｃ２、・・・Ｃ６とデータバス３２ビット
とに明確に分けることができる。
形的な演算回路であり、この回路において信号の通路は
制御信号Ｃ、Ｃ２、・・・Ｃ６とデータバス３２ビット
とに明確に分けることができる。
したがって、このような特徴点を生かしてテスト回路の
設計を行うことが期待される。
設計を行うことが期待される。
なお、前記スキャンバス法において、フリップフロップ
（ＦＦ）群は、単純に直列に接続されたシフトレジスタ
として取扱われるのでデータバスと制御信号バスの区別
がついておらず効率的でない。
（ＦＦ）群は、単純に直列に接続されたシフトレジスタ
として取扱われるのでデータバスと制御信号バスの区別
がついておらず効率的でない。
一方、先に挙げたアトホック法は図示しないが、例えば
第６図の例をとると、デコードロジックＬと加算器ＡＤ
の如き演算器との間の丸印の制御線群（ノード）にゲー
トを挿入して前記ノードを外部ピンを介して直接制御す
ることによってテストを行なう方式である。
第６図の例をとると、デコードロジックＬと加算器ＡＤ
の如き演算器との間の丸印の制御線群（ノード）にゲー
トを挿入して前記ノードを外部ピンを介して直接制御す
ることによってテストを行なう方式である。
（発明が解決しようとする課題）
しかしながら、前者のスキャンバス法においては各種演
算回路を含む大規模な論理回路ブロックをテストしよう
とすると、データ転送の為テスト時間が顕著に増大して
しまう、その上、システムのビット構成が増大するにつ
れて、スキャンパス化すべきビット数も著しく増大して
しまうためにテストの効率も著しく悪くなる。
算回路を含む大規模な論理回路ブロックをテストしよう
とすると、データ転送の為テスト時間が顕著に増大して
しまう、その上、システムのビット構成が増大するにつ
れて、スキャンパス化すべきビット数も著しく増大して
しまうためにテストの効率も著しく悪くなる。
一方、後者のアトホック法においても、制御線と同じ数
のゲートを挿入してテストポイントを形成しなければな
らないので１、テスト専用の外部ピン数もその分だけ必
要となるなど、演算回路系が増大するにつれて価格も著
しく大となってしまう問題があった。
のゲートを挿入してテストポイントを形成しなければな
らないので１、テスト専用の外部ピン数もその分だけ必
要となるなど、演算回路系が増大するにつれて価格も著
しく大となってしまう問題があった。
そこで、この発明の目的とするところは、テストの効率
を著しく向上させることができるテスト容易化回路を提
供することである。
を著しく向上させることができるテスト容易化回路を提
供することである。
［発明の構成コ
（課題を解決するための手段）
本発明は上記間組に鑑みこれを解決するものでバス構造
を有するＬＳＩ内の演算器の制御線に対してＦＦチェー
ンとしてのシフトレジスタ段を設けて外部信号により前
記シフトレジスタ段のデータを設定できるようにすると
共に、外部データピンと内部バスとの間にバススイッチ
を設け、演算手段に対して演算データを並列に供給する
ような構成にしている。
を有するＬＳＩ内の演算器の制御線に対してＦＦチェー
ンとしてのシフトレジスタ段を設けて外部信号により前
記シフトレジスタ段のデータを設定できるようにすると
共に、外部データピンと内部バスとの間にバススイッチ
を設け、演算手段に対して演算データを並列に供給する
ような構成にしている。
（作用）
本発明による論理回路のテスト容易化回路においては、
上記の如く演算手段に対して演算データ７並列に与える
ように構成しなので、マイクロプロセッサの演算回路の
ような大規模な組合わせ回路の良、不良のテスＩ・が高
速に行なえる。
上記の如く演算手段に対して演算データ７並列に与える
ように構成しなので、マイクロプロセッサの演算回路の
ような大規模な組合わせ回路の良、不良のテスＩ・が高
速に行なえる。
（実施例）
第１図は本発明によるテスト容易化回路の実施例の構成
を示す、この実施例においては、便宜的に３２ピツＩ・
加算器が用いられているものどして説明する。
を示す、この実施例においては、便宜的に３２ピツＩ・
加算器が用いられているものどして説明する。
すなわち、３２ビツト加算器１に関連する入力レジスタ
Ａ２、入力レジスタＢ３、入力データ反転回路４、出力
データ反転回＃１５．３２ピッＩ−内部データバスＢヘ
データを出力するバスドライバー６があり、前記加算器
１は２つの演算側６１１信号Ｃ６，Ｃ７によって制御さ
れる演算モードがあるものとする。
Ａ２、入力レジスタＢ３、入力データ反転回路４、出力
データ反転回＃１５．３２ピッＩ−内部データバスＢヘ
データを出力するバスドライバー６があり、前記加算器
１は２つの演算側６１１信号Ｃ６，Ｃ７によって制御さ
れる演算モードがあるものとする。
なお、加算器１を取り囲む前記各構成要素で構成されて
いる点線で示したブロックを演算ブロックＬＢと称する
ことにする６そして他の制御信号ＣＩ Ｃ２” ３ ”
４ ” ５ ” ８ ” ９は、初めのＣ１Ｃ２を除
いて直接、演算ブロックＬＢを制御する信号である。各
フリップフロップＦＦ１（ｉ＝１，２．３・・・７）は
左端のＦＦ１を除いて隣接したＦＦどう１〜のＤ入力端
どＱ出力端とが直列に接続され、シフトレジスタを構成
し、ＦＦ１のＤ入力端はデータ入力ピンＰ１に接続され
、ピンＰ２からのテスＩ−モード信号Ｓが入力されない
とき、すなわちｓ＝ｏの時、ＰｌからＦＦｌへ、ＦＦ
からＦＦ、＋、（１＝１．２．・・・・・・、７）へ
データがシフトされていくが、Ｓ＝１の時はＦＦ、にセ
ットされたデータはホールドされる。
いる点線で示したブロックを演算ブロックＬＢと称する
ことにする６そして他の制御信号ＣＩ Ｃ２” ３ ”
４ ” ５ ” ８ ” ９は、初めのＣ１Ｃ２を除
いて直接、演算ブロックＬＢを制御する信号である。各
フリップフロップＦＦ１（ｉ＝１，２．３・・・７）は
左端のＦＦ１を除いて隣接したＦＦどう１〜のＤ入力端
どＱ出力端とが直列に接続され、シフトレジスタを構成
し、ＦＦ１のＤ入力端はデータ入力ピンＰ１に接続され
、ピンＰ２からのテスＩ−モード信号Ｓが入力されない
とき、すなわちｓ＝ｏの時、ＰｌからＦＦｌへ、ＦＦ
からＦＦ、＋、（１＝１．２．・・・・・・、７）へ
データがシフトされていくが、Ｓ＝１の時はＦＦ、にセ
ットされたデータはホールドされる。
各マルチプレクサＭｌ （ｉ＝１．２．３・・・７）に
は、通常の動作を行なう制御信号Ｃｉｏ’・・・。
は、通常の動作を行なう制御信号Ｃｉｏ’・・・。
ＣおよびＦＦ、・・・、ＦＦ７の出力がそれぞれ与えら
れ、テスト時すなわちＳ＝ｉにおいては各ＦＦ、にセッ
トされているデータが制御信号０３〜Ｃ９に与えられる
。
れ、テスト時すなわちＳ＝ｉにおいては各ＦＦ、にセッ
トされているデータが制御信号０３〜Ｃ９に与えられる
。
ｓ＝ｏの時Ｃ−Ｃには、Ｃ１ｏ〜０１６が与えられる。
更に同図においてＰ３はデータピンを示し、７は内部デ
ータバスＢへのデータの入出力制御を行なうバススイッ
チを示し、後者は２個のバッファから構成され、制御信
号Ｃ，Ｃ２により制御されるようになっている、ＡＮＤ
ゲートＧｌ（ｉ＝１．２．３，４．５）はテストモード
時（Ｓ＝１＞に発生されるタイミング信号ＴＡ、Ｔ８．
’ｖ。。
ータバスＢへのデータの入出力制御を行なうバススイッ
チを示し、後者は２個のバッファから構成され、制御信
号Ｃ，Ｃ２により制御されるようになっている、ＡＮＤ
ゲートＧｌ（ｉ＝１．２．３，４．５）はテストモード
時（Ｓ＝１＞に発生されるタイミング信号ＴＡ、Ｔ８．
’ｖ。。
Ｔ Ｄ 、 Ｔ 、とＦＦ、の出力もしくは信号Ｓとの
論理積がとられ、その条件によって出力信号が発生され
る。
論理積がとられ、その条件によって出力信号が発生され
る。
第２図は、第１図のタイミング信号を発生するタイミン
グ信号発生回路の構成例で２個のフリップフロラ１Ｆ
Ｆ ｉｏおよびＦＦ１１と、２個のインバータＩ 、
■ 、２個のＡＮＤゲーｈ Ａ１． Ａ２からなり、テ
ストタイミング信号Ｔｉｎとクロック信号ＣＬＫにより
図示のタイミング信号ＴＡ。
グ信号発生回路の構成例で２個のフリップフロラ１Ｆ
Ｆ ｉｏおよびＦＦ１１と、２個のインバータＩ 、
■ 、２個のＡＮＤゲーｈ Ａ１． Ａ２からなり、テ
ストタイミング信号Ｔｉｎとクロック信号ＣＬＫにより
図示のタイミング信号ＴＡ。
ＴＢ、Ｔｃ 、ＴＯ、ＴＥを発生ずる。
次の上記のように構成された本発明による論理回路のテ
スト容易化回路の動作を、第３図のタイミング図を参照
して説明する。
スト容易化回路の動作を、第３図のタイミング図を参照
して説明する。
通常の動作時（Ｓ＝Ｏ）には、ピンＰ１からデータを順
次ＦＦ、に転送する。すなわち、バスアクセスタイミン
グを制御するために１０１０００１のように１ビツト、
３ビツト、７ビツトが１であるようなビットパターンを
セットする。
次ＦＦ、に転送する。すなわち、バスアクセスタイミン
グを制御するために１０１０００１のように１ビツト、
３ビツト、７ビツトが１であるようなビットパターンを
セットする。
次に所望のデータがＦＦ、に転送された後に、テストモ
ード信号Ｓを１にし、該ＦＦｌからなるシフトレジスタ
の内容で演算ブロック■、Ｂの所定の構成要素を制御可
能な状態にする９次いでテストタイミング信号Ｔ団を第
２図のタイミング発生回路に与えてタイミング信号ＴＡ
、Ｔ８．・・・ＴＥを発生してゆきＡＮＤゲー１’
Ｇ １． Ｇ ２ 、 Ｇ ３゜Ｇ ４’、 Ｇ ｓの
論理積をとり、その出力で第１図に示す各部材を制御し
てゆく。
ード信号Ｓを１にし、該ＦＦｌからなるシフトレジスタ
の内容で演算ブロック■、Ｂの所定の構成要素を制御可
能な状態にする９次いでテストタイミング信号Ｔ団を第
２図のタイミング発生回路に与えてタイミング信号ＴＡ
、Ｔ８．・・・ＴＥを発生してゆきＡＮＤゲー１’
Ｇ １． Ｇ ２ 、 Ｇ ３゜Ｇ ４’、 Ｇ ｓの
論理積をとり、その出力で第１図に示す各部材を制御し
てゆく。
例えば、テスト実行シーゲンスのうちシーケンス■のサ
イクル■でデータピンＰ３に与えたテストデータが内部
データバスＢに出力され、Ｔｃ−１により該バスからレ
ジスタＡに入れられる。同側こサイクル■でＰ３からの
テストデータがバスＢを介してレジスタＢに入れられる
。サイクル■において前記両レジスタＡＢに置かれたデ
ータが加算器１で加算され加算結果は、ＴＥ＝１により
バスドライバー６を介して前記バスＢへ出力される。
イクル■でデータピンＰ３に与えたテストデータが内部
データバスＢに出力され、Ｔｃ−１により該バスからレ
ジスタＡに入れられる。同側こサイクル■でＰ３からの
テストデータがバスＢを介してレジスタＢに入れられる
。サイクル■において前記両レジスタＡＢに置かれたデ
ータが加算器１で加算され加算結果は、ＴＥ＝１により
バスドライバー６を介して前記バスＢへ出力される。
同時にＴ８＝１により、バススイッチ７が切替えられ、
前記バスＢに出力された加算結果データがデータピンＰ
３へ与えられる。
前記バスＢに出力された加算結果データがデータピンＰ
３へ与えられる。
このように本発明によるテスト容易化回路においては、
サイクル１． Ｉｌ、 Ｉ［の３サイクルで加算器のテ
ストを１口実行することができる。したがって所望のシ
ーケンスだけテストシーケンスを■。
サイクル１． Ｉｌ、 Ｉ［の３サイクルで加算器のテ
ストを１口実行することができる。したがって所望のシ
ーケンスだけテストシーケンスを■。
■、・・・と繰返すことにより任意のテストが実行でき
る。すなわち、第３図のタイミング図からも判るように
、加算器の１回のテストは、テストモードに入ってから
（Ｓ＝１にした後）３クロック周期で終了するというよ
うに高速でテストが実行されると共に、Ｆ３のデータピ
ンがすでにある場合、テスト用に必要なピンはＰ、Ｆ２
．Ｐ、、の３ピンですむのでハードウェア・オーバーヘ
ットが小さくてすむ。
る。すなわち、第３図のタイミング図からも判るように
、加算器の１回のテストは、テストモードに入ってから
（Ｓ＝１にした後）３クロック周期で終了するというよ
うに高速でテストが実行されると共に、Ｆ３のデータピ
ンがすでにある場合、テスト用に必要なピンはＰ、Ｆ２
．Ｐ、、の３ピンですむのでハードウェア・オーバーヘ
ットが小さくてすむ。
第４図は本発明によるテスト容易化回路の第２の実施例
を示す、この実施例においては、図示を簡単にするため
に第１図の第２番目のＦＦ２．ＡＮＤゲートＧ 、マル
チプレクサＭ２などの３組の各構成要素をＰｌで示し、
第５番目などのＦＦとマルチプレクサＭなどの２組の各
構成要素をＦ２で示しである。加算器とそれに関連する
構成要素は演算ブロックＬＢで示しである。
を示す、この実施例においては、図示を簡単にするため
に第１図の第２番目のＦＦ２．ＡＮＤゲートＧ 、マル
チプレクサＭ２などの３組の各構成要素をＰｌで示し、
第５番目などのＦＦとマルチプレクサＭなどの２組の各
構成要素をＦ２で示しである。加算器とそれに関連する
構成要素は演算ブロックＬＢで示しである。
この実施例と第１図の実施例との相違は、前記演算ブロ
ックに入る各制御線（ノード）にデコード論理回路ＤＬ
を挿入し、各ＦＦからの出力信号にもとづいてタイミン
グ信号ＴＡ、Ｔ８．Ｔｃ・・・が発せられた際、それら
の出力信号を解読して解読出力を演算ブロック内の各部
材へ与え、同様のテストを行なうようにすることである
。
ックに入る各制御線（ノード）にデコード論理回路ＤＬ
を挿入し、各ＦＦからの出力信号にもとづいてタイミン
グ信号ＴＡ、Ｔ８．Ｔｃ・・・が発せられた際、それら
の出力信号を解読して解読出力を演算ブロック内の各部
材へ与え、同様のテストを行なうようにすることである
。
第５図は本発明によるテスト容易化回路の第３の実施例
を示す。
を示す。
この実施例においては、複数の演算ブロック■。
■、■・・・のテストが必要な場合に各フリップフロッ
プからなるＦＦチェーン（シフトレジスタ）Ｍｌ、ＭＩ
Ｉ、ＭＩ［Ｉを設けて、各ＦＦチェーンにより特定の演
算ブロックを独立的に選択してテストが行なえるように
している０例えば、演算ブロック■を選択してテストを
する場合にはＦＦチェーンＭＩおよびＭｌのバスに対す
る出力制御に関係する部分にビット“０”を転送してお
けば、ＭＩＭ■は遮断され、演算ブロック■のみが独立
してテストされうる。
プからなるＦＦチェーン（シフトレジスタ）Ｍｌ、ＭＩ
Ｉ、ＭＩ［Ｉを設けて、各ＦＦチェーンにより特定の演
算ブロックを独立的に選択してテストが行なえるように
している０例えば、演算ブロック■を選択してテストを
する場合にはＦＦチェーンＭＩおよびＭｌのバスに対す
る出力制御に関係する部分にビット“０”を転送してお
けば、ＭＩＭ■は遮断され、演算ブロック■のみが独立
してテストされうる。
［発明の効果］
以上、本発明による論理回路のテスト容易化回路につい
て説明してきたが、本発明においては少ないピン数でテ
ストを高速に行ないうる。
て説明してきたが、本発明においては少ないピン数でテ
ストを高速に行ないうる。
また複数の演算ブロックのテストを行なう場合にも特定
の演算ブロックを選択して独立して行なうことができる
ので便利で無駄がない。
の演算ブロックを選択して独立して行なうことができる
ので便利で無駄がない。
第１図は本発明による論理回路のテスト容易化回路の実
施例、 第２図は第１図の各タイミング信号を発生するタイミン
グ信号発生回路の構成例の詳細図、第３図は第１図のテ
スト容易化回路の動作を説明するタイミング図、 第４図は本発明のテスト容易化回路の第２の実施例、 第５図は本発明のテスト容易化回路の第３の実施例、 第６図は従来技術による論理回路の１つのテスト方式、
をそれぞれ示す。 図中、１は加算器、２は入力レジスタＡ、３は入力レジ
スタＢ、４および５はデータ反転回路、６はバスドライ
バー、ＦＦ、（１＝１．２・・・）はフリップフロップ
、Ｍｌ（ｉ＝１．２．３・・・）はマルチプレクサ、７
はバススイッチ、Ｂは内部データバス、Ｇ、（１＝１．
２，３．・・・５）はアンドゲート、Ｐ１Ｐ２Ｐ３は各
ピン、ＬＢは演算ブロック、を夫々示す。
施例、 第２図は第１図の各タイミング信号を発生するタイミン
グ信号発生回路の構成例の詳細図、第３図は第１図のテ
スト容易化回路の動作を説明するタイミング図、 第４図は本発明のテスト容易化回路の第２の実施例、 第５図は本発明のテスト容易化回路の第３の実施例、 第６図は従来技術による論理回路の１つのテスト方式、
をそれぞれ示す。 図中、１は加算器、２は入力レジスタＡ、３は入力レジ
スタＢ、４および５はデータ反転回路、６はバスドライ
バー、ＦＦ、（１＝１．２・・・）はフリップフロップ
、Ｍｌ（ｉ＝１．２．３・・・）はマルチプレクサ、７
はバススイッチ、Ｂは内部データバス、Ｇ、（１＝１．
２，３．・・・５）はアンドゲート、Ｐ１Ｐ２Ｐ３は各
ピン、ＬＢは演算ブロック、を夫々示す。
Claims (4)
- （１）多ビットの演算を行う演算手段および該手段に関
連する各種レジスタを含むテストすべき演算ブロックと
、第１のピンからのデータを受けシフトレジスタを構成
する複数のフリップフロップと、テストすべき前記演算
ブロック中の各部材を制御するための複数の制御信号を
選択的に発生する複数のマルチプレクサと、前記複数の
フリップフロップおよびマルチプレクサに接続されテス
トモードの際、テストモード信号を外部から与える第２
のピンと、第３のピンおよび内部データバス間に接続さ
れ、前記第３のピンから前記演算ブロックへのテストデ
ータの入力、あるいは演算結果を前記バスを介して前記
第３のピンへ与えるのを制御するバススイッチ手段と、
該バススイッチ手段におけるデータの入出力を制御する
ゲート手段と、テストモードの際に前記ゲート手段を制
御するタイミング信号を発生するタイミング信号発生手
段とを備え、テストモードの際、前記第２のピンから与
えられるテストモード信号により前記フリップフロップ
に入力データを保持し、前記タイミング信号によって前
記複数の制御信号を発生して前記演算ブロックのテスト
を高速に行なうことを特徴とする論理回路のテスト容易
化回路。 - （２）前記複数のマルチプレクサのうちの所定の入力に
接続された他のゲート手段を、さらに備え、前記タイミ
ング信号発生手段が、上記他のゲート手段を制御する他
のタイミング信号を発生する請求項１に記載の論理回路
のテスト容易化回路。 - （３）テストすべき演算ブロックが複数個の場合、選択
的に発生させる前記複数の制御信号によって特定の演算
ブロックを選択して独立にテストすることを特徴とする
請求項１に記載の論理回路のテスト容易化回路。 - （４）バス構造を有するＬＳＩにおいて、演算器の制御
線に対してＦＦチェーンとしてのシフトレジスタ段を設
けて外部信号により前記シフトレジスタ段のデータを設
定できるようにすると共に、外部データピンと内部バス
との間にバススイッチを設け、演算手段に対して演算デ
ータを並列に供給するようにした論理回路のテスト容易
化回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154016A JP2937326B2 (ja) | 1988-06-22 | 1988-06-22 | 論理回路のテスト容易化回路 |
| DE68922341T DE68922341T2 (de) | 1988-06-22 | 1989-06-22 | Anordnung zur Erleichterung des Testens einer logischen Schaltung. |
| KR1019890008650A KR920001083B1 (ko) | 1988-06-22 | 1989-06-22 | 논리회로의 테스트용이화회로 |
| US07/370,046 US4965511A (en) | 1988-06-22 | 1989-06-22 | Test circuit for logic ICS |
| EP89111373A EP0347908B1 (en) | 1988-06-22 | 1989-06-22 | Test facilitating circuit of logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154016A JP2937326B2 (ja) | 1988-06-22 | 1988-06-22 | 論理回路のテスト容易化回路 |
Publications (2)
| Publication Number | Publication Date |
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