JPS62283736A

JPS62283736A - 連続計数型パリテイチエツク回路

Info

Publication number: JPS62283736A
Application number: JP12688286A
Authority: JP
Inventors: Masato Kobayashi; 正人小林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-05-30
Filing date: 1986-05-30
Publication date: 1987-12-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３、発明の詳細な説明発明の目的産業上の利用分野本発明は、ディジタル信号の伝送システムや処理システ
ム内で使用される連続計数型パリティチェック回路に関
するものである。

従来の技術ディジタル信号の伝送システムなどで使用される誤り検
査方式の一つとして連続計数型パリティチェックによる
方式が汎用されている。

この連続計数型パリティチェック回路は、受信データの
各ブロック内の情報ビットに含まれる“１″又は“０″
に対して先行のブロックから連続してモジュロ２の計数
を行うモジュロ２の連続計数回路と、各ブロックの終了
時点におけるモジュロ２の連続計数値及びこのブロック
に含まれるパリティビットを照合する照合回路とを備え
、この照合結果に基づき各ブロックごとの符号誤りを検
出するように構成されている。

すなわち、あるブロックの情報ビットの一つに伝送歪な
どに起因して符号反転が生ずると、受信側のモジュロ２
の連続計数値が、そのような符号反転が生ずる前に送信
側で作成されたモジュロ２の連続計数値を表示するパリ
ティビットと一致しなくなり、符号誤りが検出される。

このように、連続計数型のパリティチェック回路では、
送受双方の側でモジュロ２の計数値がブロック単位で初
期設定されないため、あるブロックにおいて符号誤りが
発生すると、受信側のモジュロ２の連続計数値が正しい
値（送信側のパリティエンコーダにおけるモジュロ２の
連続計数値）から反転してしまい、後続のブロックにお
いて正しいパリティチェックが行われれなくなる。この
ため、受信側の連続計数値を誤り検出のつど初期設定し
たり、正しい値に修正する必要がある。後者の修正方式
では、モジュロ２の連続計数回路に供給する情報ビット
の個数を増減させて計数値の修正を行っている。

発明が解決しようとする問題点上記従来の連続計数型パリティチェック回路では、誤り
検出後の計数値の修正を情報ビットの個数の増減によっ
て行っているので、情報ビットの挿入や削除のために冗
長ビットが必要となり、ブロック構成上の制約が生ずる
。

また、情報ビットの経路上で計数値の修正を行っている
ので、高速動作の可能な修正回路が必要になるという問
題もある。

発明の構成問題点を解決するための手段上記従来技術の問題点を解決する本発明の連続計数型パ
リティチェック回路は、いずれかのブロックにおいて符
号誤りを検出するたびに、後続のブロックにおけるモジ
ュロ２の連続計数値又はこの後続のブロックに含まれる
パリティビットの符号を反転させつつ照合回路に転送す
る符号反転手段を備えることにより、情報ビットの挿入
、削除のための冗長ビットと修正回路の高速動作を不要
にするように構成されている。

以下、本発明の作用を実施例と共に詳細に説明する。

実施例第１図は、本発明の一実施例の連続計量パリティチェッ
ク回路の構成を示す回路図である。

第１図中、１１は受信データの入力端子、１２はクロッ
ク信号の入力端子、１３はパリティピット抜取り回路、
１４はモジュロ２の連続計数回路、１５は選択回路、１
６は照合回路、１７はＴフリップ・フロップ、１８はタ
イミング作成回路、１９は誤り検出信号出力端子である
。

受信データの入力端子１１には、第２図に示すような情
報ビットｄ１．．とパリティビットＰ、から成るブロッ
ク構成の受信データが供給される。

各ブロックの情報ビット群（ｄｌ、＋　、　　ｄｔ、ｚ
　。

ｄＩ＋３　　・・・ｄｌ、、１）、　　（’ｄｔ、＋　
、ｄｚ、ｚ　、ｄｚ、：＋・　・・ｄｚ、、１）　　・
　・・と、パリティビットＰｌ＋Ｐｉ　　・・・・との
間には次のような関係が成立している。

Ｐ＋＝（ｄｌ、＋■ｄ８，２■ｄ２．．■・・・・・■
ｄ１．７■ａ＋）Ｐｚ　＝（ｄｌ、＋■ｄ３．２■ｄ１．．■・・・・・
■ａ＋、ｎ）■（ｄ　２＋　Ｉ■ｄｘ、ｚ■ｄ２．３■
・・・・・■ｄ２．７■ａｚ）Ｐ２＝（ｄｌ、ｌ■ｄ、ｔ■ｄ８，３■・・・・・Ｏａ
　ｌ＋　ｎ　）■［：ａ！、、Ｉ■ｄ２，２■ｄ２，３
■・・・・・ＯｄＺ、＋ｔ■〕Ｏ＋（ａ：＋、＋■ｄ１
．２■ｄ１．．■・・・・■ｄ３．７■ａ３〕ただし、ａＩ＋　　ａ２　　・・・は　偶数パリティの
場合には“Ｏ”であり、奇数パリティの場合には１１”
である。

タイミング作成回路１８は、クロック信号入力端子１２
から供給されたクロック信号ＣＫに基づき、パリティピ
ット抜取り回路１３、照合回路１６及びＴフリップ・フ
ロップ１７に供給する各種のタイミング信号を作成する
。

パリティピット抜取り回路１３は、タイミング作成回路
１８から供給されるタイミング信号に基づき、受信デー
タの入力端子ｌｌ上に出現する最初のブロックについて
その情報ビット群（ｄｌ、＋。

ｄＩ＋２　＋　　ｄｌ＝３　　・・・・ｄｔ、ｎ）をモ
ジュロ２の連続計数回路１４に転送すると共に、パリテ
ィビットＰ１を照合回路１６に転送する。パリティビッ
ト抜取り回路１３は、データの入力端子１１上に出現す
る次のブロックについても情報ビット群（ｄｚ、＋　、
　　ｄｚ、ｚ　、　　ｄｚ、ｉ　　・・・・ａＺ、−）
をモジュロ２の連続計数回路１４に転送すると共に、対
応のパリティビットＰ２を照合回路１６に転送する。後
続の各ブロックについても同様に、情報ビット群がモジ
ュロ２の連続計数回路１４に転送され、対応のパリティ
ビットが照合回路１６に転送される。

モジュロ２の連続計数回路は、次のような論理関数表（
真理値表）に従って動作するＴフリップ・フロップで構
成されている。

Ｔ　　　　Ｑ”’ “Ｏ”　　Ｑｌ・１・　　Ｅすなわち、このＴフリップ・フロップに１”が供給され
るたびにその出力Ｑと互が反転する。

モジュロ２の連続計数回路１４を構成するＴフリップ・
フロップの非反転出力Ｑと、反転出力画のうちの一方が
、そのブロックの終了時点におけるモジュロ２の連続計
数値としてパリティビットの抜取りと同時に選択回路１
５を経て照合回路１６に転送され、ここで両者の照合が
行われる。照合回路１６において照合不一致が検出され
るたびに、出力端子１９から符号誤り検出信号が出力さ
れる。この符号誤りが検出されるたびに、Ｔフリップ・
フロップ１７の出力Ｑが反転され、選択回路１５の選択
状態が切り替えられる。

具体的な一例を挙げて説明すれば、送受信データに偶数
パリティが使用されており、モジュロ２の連続計数回路
１４の非反転出力Ｑは“０”に初期設定されているもの
とする。また、Ｔフリップ・フロップ１７の出力Ｑは“
１″に初期設定されており、このため選択回路１５は、
モジュロ２の連続計数回路１４の非反転出力Ｑを選択し
て照合回路１６に転送する状態にあるものとする。

最初のブロックの情報ビット群（ｄｌ、＋　、ｄｌ、ｚ
　。

ｄｌ　＋　３　　・・・・ｄｔ、−）中に偶ｐ個の“１
”が含まれていれば、送信側のパリティエンコーダにお
いてパリティビットＰ、が“Ｏ”に設定される。

最初のブロックについては伝送途中などにおけるビット
反転が生じないものとすれば、このブロックの最終情報
ビットｄｉ、ｍの受信の完了時点でモジュロ２の連続計
数回路１２の非反転出力Ｑは“Ｏ”になり、これがパリ
ティ抜取り回路１３で抜取られた“０”のパリティビッ
トＰ１と照合回路１６で照合され、符号誤り無しのパリ
ティチェック結果が出力端子１９から出力される。

この場合、Ｔフリップ・フロップ１７の出力Ｑは反転さ
れず、次のブロックについてのパリティチェックにおい
ても、モジュロ２の連続計数回路１４の非反転出力Ｑが
照合回路１６に転送される。

これに対して、最初のブロックの情報ビットについて伝
送途中に１ビツトのビット反転が生じたものとすれば、
情報ビット中に含まれる１″の個数が奇数個となり、こ
のブロックの最終情報ビットｄＩ＋ｎの受信の完了時点
でモジュロ２の連続計数回路１４の非反転出力Ｑは“１
”になる。この非反転出力“１゛がパリティ抜取り回路
１３で抜取られた“Ｏ”のパリティビットＰ、と照合回
路１６で照合され、符号誤り有りの正しいパリティチェ
ック結果が出力端子１９に出力される。

この場合、Ｔフリップ・フロップ１７の出力Ｑが反転さ
れ、次のブロックについてのパリティチェックにおいて
は、モジュロ２の連続計数回路１４の反転出力Ｑが選択
回路１５を経て照合回路１６に転送される。この結果、
モジュロ２の連続計数値の正しい値（送信側のモジュロ
２の連続計数値）との不一致が修正される。すなわち、
次のブロックにおいて符号誤りが発生しなければ、モジ
ュロ２の連続計数回路１４の反転出力Ｑが“０”となり
これがパリティピット抜取り回路１３で抜取られたパリ
ティビット“０”と照合回路１６で照合され、符号誤り
無しという正しいパリティチェック結果が出力端子１９
に出力される。

第３図は、本発明の連続計数型パリティチェック回路の
他の実施例の構成を示すブロック図であリ、２０は符号
反転回路である。なお、第１図と同一の参照符号を付し
た他の構成要素は第１図に関して既に説明した構成要素
と同一のものであり、それらについては重複する説明を
省略する。

この実施例では、符号誤りの発生のつどモジュロ２の連
続計数値の符号を反転する代わりに、符号誤りの発生の
つど以後のブロックにおいて抜取られたパリティビット
の符号を符号反転回路２０で反転させつつ照合回路１６
に転送することにより、モジュロ２の連続計数値の反転
を補償するように構成されている。

以上、ディジタル通信の場合を例にとって本発明の連続
計数型パリティチェック回路の構成を動作を説明したが
、本発明の回路を各種のディジタル記録・再生システム
内の再生データに対するパリティチェックに適用するこ
ともできる。

発明の効果以上詳細に説明したように、本発明の連続計数型パリテ
ィチェック回路は、いずれかのブロックにおいて符号誤
りを検出するたびに、後続のブロックにおけるモジュロ
２の連続計数値又はこの後続のブロックに含まれるパリ
ティビットの符号を反転させつつ照合回路に転送する符
号反転手段を備える構成であるから、情報ビットの挿入
や削除のための冗長ビットが不要となりフレーム構成が
簡易になるという利点がある。

また、修正回路部分の高速動作性が要求されないので、
これを低速、低消費電力のＣ−ＭＯＳなどで構成できる
という利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例の連続計数型パリティチェッ
ク回路の構成を示す回路図、第２図は送受データの構成
の一例を示すフォーマット図、第３図は本発明の他の実
施例の連続計数型パリティチェック回路の構成を示す回
路図である。１１・・受信データの入力端子、１２・・クロック信号
入力端子、１３・・パリティピット抜取り回路、１４・
・モジュロ２の連続計数回路、１５・・選択回路、工６
・・照合回路、１７・・Ｔフリップ・フロップ、１８・
・タイミング作成回路、１９・・パリティチェック結果
の出力端子、２０・・符号反転回路。

Claims

【特許請求の範囲】受信又は再生データの各ブロック内の情報ビットに含ま
れる“１”又は“０”に対して先行のブロックから連続
してモジュロ２の計数を行うモジュロ２の連続計数回路
と、各ブロックの終了時点におけるモジュロ２の連続計
数値及びこのブロックに含まれるパリティビットを照合
する照合回路とを備え、この照合結果に基づき各ブロッ
クごとの符号誤りを検出する連続計数型パリティチェッ
ク回路において、いずれかのブロックにおいて符号誤りを検出するたびに
、後続のブロックにおける前記モジュロ２の連続計数値
又はこの後続のブロックに含まれるパリティビットの符
号を反転させつつ前記照合回路に転送する符号反転手段
を備えたことを特徴とする連続計数型パリティチェック
回路。