JPS62283736A - 連続計数型パリテイチエツク回路 - Google Patents
連続計数型パリテイチエツク回路Info
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- JPS62283736A JPS62283736A JP12688286A JP12688286A JPS62283736A JP S62283736 A JPS62283736 A JP S62283736A JP 12688286 A JP12688286 A JP 12688286A JP 12688286 A JP12688286 A JP 12688286A JP S62283736 A JPS62283736 A JP S62283736A
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- 238000010586 diagram Methods 0.000 description 5
- 238000000605 extraction Methods 0.000 description 5
- 238000012795 verification Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
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- 238000012545 processing Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
発明の目的
産業上の利用分野
本発明は、ディジタル信号の伝送システムや処理システ
ム内で使用される連続計数型パリティチェック回路に関
するものである。
ム内で使用される連続計数型パリティチェック回路に関
するものである。
従来の技術
ディジタル信号の伝送システムなどで使用される誤り検
査方式の一つとして連続計数型パリティチェックによる
方式が汎用されている。
査方式の一つとして連続計数型パリティチェックによる
方式が汎用されている。
この連続計数型パリティチェック回路は、受信データの
各ブロック内の情報ビットに含まれる“1″又は“0″
に対して先行のブロックから連続してモジュロ2の計数
を行うモジュロ2の連続計数回路と、各ブロックの終了
時点におけるモジュロ2の連続計数値及びこのブロック
に含まれるパリティビットを照合する照合回路とを備え
、この照合結果に基づき各ブロックごとの符号誤りを検
出するように構成されている。
各ブロック内の情報ビットに含まれる“1″又は“0″
に対して先行のブロックから連続してモジュロ2の計数
を行うモジュロ2の連続計数回路と、各ブロックの終了
時点におけるモジュロ2の連続計数値及びこのブロック
に含まれるパリティビットを照合する照合回路とを備え
、この照合結果に基づき各ブロックごとの符号誤りを検
出するように構成されている。
すなわち、あるブロックの情報ビットの一つに伝送歪な
どに起因して符号反転が生ずると、受信側のモジュロ2
の連続計数値が、そのような符号反転が生ずる前に送信
側で作成されたモジュロ2の連続計数値を表示するパリ
ティビットと一致しなくなり、符号誤りが検出される。
どに起因して符号反転が生ずると、受信側のモジュロ2
の連続計数値が、そのような符号反転が生ずる前に送信
側で作成されたモジュロ2の連続計数値を表示するパリ
ティビットと一致しなくなり、符号誤りが検出される。
このように、連続計数型のパリティチェック回路では、
送受双方の側でモジュロ2の計数値がブロック単位で初
期設定されないため、あるブロックにおいて符号誤りが
発生すると、受信側のモジュロ2の連続計数値が正しい
値(送信側のパリティエンコーダにおけるモジュロ2の
連続計数値)から反転してしまい、後続のブロックにお
いて正しいパリティチェックが行われれなくなる。この
ため、受信側の連続計数値を誤り検出のつど初期設定し
たり、正しい値に修正する必要がある。後者の修正方式
では、モジュロ2の連続計数回路に供給する情報ビット
の個数を増減させて計数値の修正を行っている。
送受双方の側でモジュロ2の計数値がブロック単位で初
期設定されないため、あるブロックにおいて符号誤りが
発生すると、受信側のモジュロ2の連続計数値が正しい
値(送信側のパリティエンコーダにおけるモジュロ2の
連続計数値)から反転してしまい、後続のブロックにお
いて正しいパリティチェックが行われれなくなる。この
ため、受信側の連続計数値を誤り検出のつど初期設定し
たり、正しい値に修正する必要がある。後者の修正方式
では、モジュロ2の連続計数回路に供給する情報ビット
の個数を増減させて計数値の修正を行っている。
発明が解決しようとする問題点
上記従来の連続計数型パリティチェック回路では、誤り
検出後の計数値の修正を情報ビットの個数の増減によっ
て行っているので、情報ビットの挿入や削除のために冗
長ビットが必要となり、ブロック構成上の制約が生ずる
。
検出後の計数値の修正を情報ビットの個数の増減によっ
て行っているので、情報ビットの挿入や削除のために冗
長ビットが必要となり、ブロック構成上の制約が生ずる
。
また、情報ビットの経路上で計数値の修正を行っている
ので、高速動作の可能な修正回路が必要になるという問
題もある。
ので、高速動作の可能な修正回路が必要になるという問
題もある。
発明の構成
問題点を解決するための手段
上記従来技術の問題点を解決する本発明の連続計数型パ
リティチェック回路は、いずれかのブロックにおいて符
号誤りを検出するたびに、後続のブロックにおけるモジ
ュロ2の連続計数値又はこの後続のブロックに含まれる
パリティビットの符号を反転させつつ照合回路に転送す
る符号反転手段を備えることにより、情報ビットの挿入
、削除のための冗長ビットと修正回路の高速動作を不要
にするように構成されている。
リティチェック回路は、いずれかのブロックにおいて符
号誤りを検出するたびに、後続のブロックにおけるモジ
ュロ2の連続計数値又はこの後続のブロックに含まれる
パリティビットの符号を反転させつつ照合回路に転送す
る符号反転手段を備えることにより、情報ビットの挿入
、削除のための冗長ビットと修正回路の高速動作を不要
にするように構成されている。
以下、本発明の作用を実施例と共に詳細に説明する。
実施例
第1図は、本発明の一実施例の連続計量パリティチェッ
ク回路の構成を示す回路図である。
ク回路の構成を示す回路図である。
第1図中、11は受信データの入力端子、12はクロッ
ク信号の入力端子、13はパリティピット抜取り回路、
14はモジュロ2の連続計数回路、15は選択回路、1
6は照合回路、17はTフリップ・フロップ、18はタ
イミング作成回路、19は誤り検出信号出力端子である
。
ク信号の入力端子、13はパリティピット抜取り回路、
14はモジュロ2の連続計数回路、15は選択回路、1
6は照合回路、17はTフリップ・フロップ、18はタ
イミング作成回路、19は誤り検出信号出力端子である
。
受信データの入力端子11には、第2図に示すような情
報ビットd1..とパリティビットP、から成るブロッ
ク構成の受信データが供給される。
報ビットd1..とパリティビットP、から成るブロッ
ク構成の受信データが供給される。
各ブロックの情報ビット群(dl、+ 、 dt、z
。
。
dI+3 ・・・dl、、1)、 (’dt、+
、dz、z 、dz、:+・ ・・dz、、1) ・
・・と、パリティビットPl+Pi ・・・・との
間には次のような関係が成立している。
、dz、z 、dz、:+・ ・・dz、、1) ・
・・と、パリティビットPl+Pi ・・・・との
間には次のような関係が成立している。
P+=(dl、+■d8,2■d2..■・・・・・■
d1.7■a+) Pz =(dl、+■d3.2■d1..■・・・・・
■a+、n)■(d 2+ I■dx、z■d2.3■
・・・・・■d2.7■az) P2=(dl、l■d、t■d8,3■・・・・・Oa
l+ n )■[:a!、、I■d2,2■d2,3
■・・・・・OdZ、+t■〕O+(a:+、+■d1
.2■d1..■・・・・■d3.7■a3〕 ただし、aI+ a2 ・・・は 偶数パリティの
場合には“O”であり、奇数パリティの場合には11”
である。
d1.7■a+) Pz =(dl、+■d3.2■d1..■・・・・・
■a+、n)■(d 2+ I■dx、z■d2.3■
・・・・・■d2.7■az) P2=(dl、l■d、t■d8,3■・・・・・Oa
l+ n )■[:a!、、I■d2,2■d2,3
■・・・・・OdZ、+t■〕O+(a:+、+■d1
.2■d1..■・・・・■d3.7■a3〕 ただし、aI+ a2 ・・・は 偶数パリティの
場合には“O”であり、奇数パリティの場合には11”
である。
タイミング作成回路18は、クロック信号入力端子12
から供給されたクロック信号CKに基づき、パリティピ
ット抜取り回路13、照合回路16及びTフリップ・フ
ロップ17に供給する各種のタイミング信号を作成する
。
から供給されたクロック信号CKに基づき、パリティピ
ット抜取り回路13、照合回路16及びTフリップ・フ
ロップ17に供給する各種のタイミング信号を作成する
。
パリティピット抜取り回路13は、タイミング作成回路
18から供給されるタイミング信号に基づき、受信デー
タの入力端子ll上に出現する最初のブロックについて
その情報ビット群(dl、+。
18から供給されるタイミング信号に基づき、受信デー
タの入力端子ll上に出現する最初のブロックについて
その情報ビット群(dl、+。
dI+2 + dl=3 ・・・・dt、n)をモ
ジュロ2の連続計数回路14に転送すると共に、パリテ
ィビットP1を照合回路16に転送する。パリティビッ
ト抜取り回路13は、データの入力端子11上に出現す
る次のブロックについても情報ビット群(dz、+ 、
dz、z 、 dz、i ・・・・aZ、−)
をモジュロ2の連続計数回路14に転送すると共に、対
応のパリティビットP2を照合回路16に転送する。後
続の各ブロックについても同様に、情報ビット群がモジ
ュロ2の連続計数回路14に転送され、対応のパリティ
ビットが照合回路16に転送される。
ジュロ2の連続計数回路14に転送すると共に、パリテ
ィビットP1を照合回路16に転送する。パリティビッ
ト抜取り回路13は、データの入力端子11上に出現す
る次のブロックについても情報ビット群(dz、+ 、
dz、z 、 dz、i ・・・・aZ、−)
をモジュロ2の連続計数回路14に転送すると共に、対
応のパリティビットP2を照合回路16に転送する。後
続の各ブロックについても同様に、情報ビット群がモジ
ュロ2の連続計数回路14に転送され、対応のパリティ
ビットが照合回路16に転送される。
モジュロ2の連続計数回路は、次のような論理関数表(
真理値表)に従って動作するTフリップ・フロップで構
成されている。
真理値表)に従って動作するTフリップ・フロップで構
成されている。
T Q”’
“O” Ql
・1・ E
すなわち、このTフリップ・フロップに1”が供給され
るたびにその出力Qと互が反転する。
るたびにその出力Qと互が反転する。
モジュロ2の連続計数回路14を構成するTフリップ・
フロップの非反転出力Qと、反転出力画のうちの一方が
、そのブロックの終了時点におけるモジュロ2の連続計
数値としてパリティビットの抜取りと同時に選択回路1
5を経て照合回路16に転送され、ここで両者の照合が
行われる。照合回路16において照合不一致が検出され
るたびに、出力端子19から符号誤り検出信号が出力さ
れる。この符号誤りが検出されるたびに、Tフリップ・
フロップ17の出力Qが反転され、選択回路15の選択
状態が切り替えられる。
フロップの非反転出力Qと、反転出力画のうちの一方が
、そのブロックの終了時点におけるモジュロ2の連続計
数値としてパリティビットの抜取りと同時に選択回路1
5を経て照合回路16に転送され、ここで両者の照合が
行われる。照合回路16において照合不一致が検出され
るたびに、出力端子19から符号誤り検出信号が出力さ
れる。この符号誤りが検出されるたびに、Tフリップ・
フロップ17の出力Qが反転され、選択回路15の選択
状態が切り替えられる。
具体的な一例を挙げて説明すれば、送受信データに偶数
パリティが使用されており、モジュロ2の連続計数回路
14の非反転出力Qは“0”に初期設定されているもの
とする。また、Tフリップ・フロップ17の出力Qは“
1″に初期設定されており、このため選択回路15は、
モジュロ2の連続計数回路14の非反転出力Qを選択し
て照合回路16に転送する状態にあるものとする。
パリティが使用されており、モジュロ2の連続計数回路
14の非反転出力Qは“0”に初期設定されているもの
とする。また、Tフリップ・フロップ17の出力Qは“
1″に初期設定されており、このため選択回路15は、
モジュロ2の連続計数回路14の非反転出力Qを選択し
て照合回路16に転送する状態にあるものとする。
最初のブロックの情報ビット群(dl、+ 、dl、z
。
。
dl + 3 ・・・・dt、−)中に偶p個の“1
”が含まれていれば、送信側のパリティエンコーダにお
いてパリティビットP、が“O”に設定される。
”が含まれていれば、送信側のパリティエンコーダにお
いてパリティビットP、が“O”に設定される。
最初のブロックについては伝送途中などにおけるビット
反転が生じないものとすれば、このブロックの最終情報
ビットdi、mの受信の完了時点でモジュロ2の連続計
数回路12の非反転出力Qは“O”になり、これがパリ
ティ抜取り回路13で抜取られた“0”のパリティビッ
トP1と照合回路16で照合され、符号誤り無しのパリ
ティチェック結果が出力端子19から出力される。
反転が生じないものとすれば、このブロックの最終情報
ビットdi、mの受信の完了時点でモジュロ2の連続計
数回路12の非反転出力Qは“O”になり、これがパリ
ティ抜取り回路13で抜取られた“0”のパリティビッ
トP1と照合回路16で照合され、符号誤り無しのパリ
ティチェック結果が出力端子19から出力される。
この場合、Tフリップ・フロップ17の出力Qは反転さ
れず、次のブロックについてのパリティチェックにおい
ても、モジュロ2の連続計数回路14の非反転出力Qが
照合回路16に転送される。
れず、次のブロックについてのパリティチェックにおい
ても、モジュロ2の連続計数回路14の非反転出力Qが
照合回路16に転送される。
これに対して、最初のブロックの情報ビットについて伝
送途中に1ビツトのビット反転が生じたものとすれば、
情報ビット中に含まれる1″の個数が奇数個となり、こ
のブロックの最終情報ビットdI+nの受信の完了時点
でモジュロ2の連続計数回路14の非反転出力Qは“1
”になる。この非反転出力“1゛がパリティ抜取り回路
13で抜取られた“O”のパリティビットP、と照合回
路16で照合され、符号誤り有りの正しいパリティチェ
ック結果が出力端子19に出力される。
送途中に1ビツトのビット反転が生じたものとすれば、
情報ビット中に含まれる1″の個数が奇数個となり、こ
のブロックの最終情報ビットdI+nの受信の完了時点
でモジュロ2の連続計数回路14の非反転出力Qは“1
”になる。この非反転出力“1゛がパリティ抜取り回路
13で抜取られた“O”のパリティビットP、と照合回
路16で照合され、符号誤り有りの正しいパリティチェ
ック結果が出力端子19に出力される。
この場合、Tフリップ・フロップ17の出力Qが反転さ
れ、次のブロックについてのパリティチェックにおいて
は、モジュロ2の連続計数回路14の反転出力Qが選択
回路15を経て照合回路16に転送される。この結果、
モジュロ2の連続計数値の正しい値(送信側のモジュロ
2の連続計数値)との不一致が修正される。すなわち、
次のブロックにおいて符号誤りが発生しなければ、モジ
ュロ2の連続計数回路14の反転出力Qが“0”となり
これがパリティピット抜取り回路13で抜取られたパリ
ティビット“0”と照合回路16で照合され、符号誤り
無しという正しいパリティチェック結果が出力端子19
に出力される。
れ、次のブロックについてのパリティチェックにおいて
は、モジュロ2の連続計数回路14の反転出力Qが選択
回路15を経て照合回路16に転送される。この結果、
モジュロ2の連続計数値の正しい値(送信側のモジュロ
2の連続計数値)との不一致が修正される。すなわち、
次のブロックにおいて符号誤りが発生しなければ、モジ
ュロ2の連続計数回路14の反転出力Qが“0”となり
これがパリティピット抜取り回路13で抜取られたパリ
ティビット“0”と照合回路16で照合され、符号誤り
無しという正しいパリティチェック結果が出力端子19
に出力される。
第3図は、本発明の連続計数型パリティチェック回路の
他の実施例の構成を示すブロック図であリ、20は符号
反転回路である。なお、第1図と同一の参照符号を付し
た他の構成要素は第1図に関して既に説明した構成要素
と同一のものであり、それらについては重複する説明を
省略する。
他の実施例の構成を示すブロック図であリ、20は符号
反転回路である。なお、第1図と同一の参照符号を付し
た他の構成要素は第1図に関して既に説明した構成要素
と同一のものであり、それらについては重複する説明を
省略する。
この実施例では、符号誤りの発生のつどモジュロ2の連
続計数値の符号を反転する代わりに、符号誤りの発生の
つど以後のブロックにおいて抜取られたパリティビット
の符号を符号反転回路20で反転させつつ照合回路16
に転送することにより、モジュロ2の連続計数値の反転
を補償するように構成されている。
続計数値の符号を反転する代わりに、符号誤りの発生の
つど以後のブロックにおいて抜取られたパリティビット
の符号を符号反転回路20で反転させつつ照合回路16
に転送することにより、モジュロ2の連続計数値の反転
を補償するように構成されている。
以上、ディジタル通信の場合を例にとって本発明の連続
計数型パリティチェック回路の構成を動作を説明したが
、本発明の回路を各種のディジタル記録・再生システム
内の再生データに対するパリティチェックに適用するこ
ともできる。
計数型パリティチェック回路の構成を動作を説明したが
、本発明の回路を各種のディジタル記録・再生システム
内の再生データに対するパリティチェックに適用するこ
ともできる。
発明の効果
以上詳細に説明したように、本発明の連続計数型パリテ
ィチェック回路は、いずれかのブロックにおいて符号誤
りを検出するたびに、後続のブロックにおけるモジュロ
2の連続計数値又はこの後続のブロックに含まれるパリ
ティビットの符号を反転させつつ照合回路に転送する符
号反転手段を備える構成であるから、情報ビットの挿入
や削除のための冗長ビットが不要となりフレーム構成が
簡易になるという利点がある。
ィチェック回路は、いずれかのブロックにおいて符号誤
りを検出するたびに、後続のブロックにおけるモジュロ
2の連続計数値又はこの後続のブロックに含まれるパリ
ティビットの符号を反転させつつ照合回路に転送する符
号反転手段を備える構成であるから、情報ビットの挿入
や削除のための冗長ビットが不要となりフレーム構成が
簡易になるという利点がある。
また、修正回路部分の高速動作性が要求されないので、
これを低速、低消費電力のC−MOSなどで構成できる
という利点がある。
これを低速、低消費電力のC−MOSなどで構成できる
という利点がある。
第1図は本発明の一実施例の連続計数型パリティチェッ
ク回路の構成を示す回路図、第2図は送受データの構成
の一例を示すフォーマット図、第3図は本発明の他の実
施例の連続計数型パリティチェック回路の構成を示す回
路図である。 11・・受信データの入力端子、12・・クロック信号
入力端子、13・・パリティピット抜取り回路、14・
・モジュロ2の連続計数回路、15・・選択回路、工6
・・照合回路、17・・Tフリップ・フロップ、18・
・タイミング作成回路、19・・パリティチェック結果
の出力端子、20・・符号反転回路。
ク回路の構成を示す回路図、第2図は送受データの構成
の一例を示すフォーマット図、第3図は本発明の他の実
施例の連続計数型パリティチェック回路の構成を示す回
路図である。 11・・受信データの入力端子、12・・クロック信号
入力端子、13・・パリティピット抜取り回路、14・
・モジュロ2の連続計数回路、15・・選択回路、工6
・・照合回路、17・・Tフリップ・フロップ、18・
・タイミング作成回路、19・・パリティチェック結果
の出力端子、20・・符号反転回路。
Claims (1)
- 【特許請求の範囲】 受信又は再生データの各ブロック内の情報ビットに含ま
れる“1”又は“0”に対して先行のブロックから連続
してモジュロ2の計数を行うモジュロ2の連続計数回路
と、各ブロックの終了時点におけるモジュロ2の連続計
数値及びこのブロックに含まれるパリティビットを照合
する照合回路とを備え、この照合結果に基づき各ブロッ
クごとの符号誤りを検出する連続計数型パリティチェッ
ク回路において、 いずれかのブロックにおいて符号誤りを検出するたびに
、後続のブロックにおける前記モジュロ2の連続計数値
又はこの後続のブロックに含まれるパリティビットの符
号を反転させつつ前記照合回路に転送する符号反転手段
を備えたことを特徴とする連続計数型パリティチェック
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12688286A JPS62283736A (ja) | 1986-05-30 | 1986-05-30 | 連続計数型パリテイチエツク回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12688286A JPS62283736A (ja) | 1986-05-30 | 1986-05-30 | 連続計数型パリテイチエツク回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62283736A true JPS62283736A (ja) | 1987-12-09 |
Family
ID=14946177
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12688286A Pending JPS62283736A (ja) | 1986-05-30 | 1986-05-30 | 連続計数型パリテイチエツク回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62283736A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7060361B2 (en) | 2002-07-12 | 2006-06-13 | Tokyo Ohka Kogyo Co., Ltd. | Silica-based organic film and method of manufacturing the same, and base material comprising organic film |
-
1986
- 1986-05-30 JP JP12688286A patent/JPS62283736A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7060361B2 (en) | 2002-07-12 | 2006-06-13 | Tokyo Ohka Kogyo Co., Ltd. | Silica-based organic film and method of manufacturing the same, and base material comprising organic film |
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