JPH01135239A - 同期信号検出装置 - Google Patents
同期信号検出装置Info
- Publication number
- JPH01135239A JPH01135239A JP62294355A JP29435587A JPH01135239A JP H01135239 A JPH01135239 A JP H01135239A JP 62294355 A JP62294355 A JP 62294355A JP 29435587 A JP29435587 A JP 29435587A JP H01135239 A JPH01135239 A JP H01135239A
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- JP
- Japan
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- circuit
- code
- output
- synchronization signal
- synchronizing signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 33
- 238000007689 inspection Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、直列型ディジタルデータを記録再生する場合
に使用して有効な同期信号検出装置に関するものである
。
に使用して有効な同期信号検出装置に関するものである
。
（従来の技術）
従来より、直列型ディジタルデータの記録再生は多くの
分野で幅広く用いられており、最近での例としては、デ
ィジタルオーディオテープレコーダ（以下、ＤＡＴと称
す）がある。
分野で幅広く用いられており、最近での例としては、デ
ィジタルオーディオテープレコーダ（以下、ＤＡＴと称
す）がある。
いま、−例として、回転ヘッド方式ディジタルオーディ
オテープレコーダ（以下、Ｒ−ＤＡＴと称す）を考えれ
ば、その記録信号は第２図に示す如く、直列型ディジタ
ルデータＤＯ，・・・、Ｄｉに対し、時間的に等間隔な
ブロック周期ＴＢで特定パターンの同期信号５ＹＮＣを
挿入し、その他に直列型ディジタルデータへの記録内容
等識別用コードＩ Ｄ （工ｄｅｎｔｉｆｉｃａｔｉｏ
ｎ）、ブロック周期単位でのアドレスコードＢ Ａ （
Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）、そしてよりおよびＢＡ
に対する誤り検出符号Ｅ Ｄ Ｃ（ＥｒｒｏｒＤｅｔｅ
ｃｔｉｏｎ Ｃｏｄｅ）を備えた機構となっている。そ
して、各コードは８ビット単位で構成され、シンボルと
呼ばれている。
オテープレコーダ（以下、Ｒ−ＤＡＴと称す）を考えれ
ば、その記録信号は第２図に示す如く、直列型ディジタ
ルデータＤＯ，・・・、Ｄｉに対し、時間的に等間隔な
ブロック周期ＴＢで特定パターンの同期信号５ＹＮＣを
挿入し、その他に直列型ディジタルデータへの記録内容
等識別用コードＩ Ｄ （工ｄｅｎｔｉｆｉｃａｔｉｏ
ｎ）、ブロック周期単位でのアドレスコードＢ Ａ （
Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）、そしてよりおよびＢＡ
に対する誤り検出符号Ｅ Ｄ Ｃ（ＥｒｒｏｒＤｅｔｅ
ｃｔｉｏｎ Ｃｏｄｅ）を備えた機構となっている。そ
して、各コードは８ビット単位で構成され、シンボルと
呼ばれている。
再生側では、記録側の周期信号と同一パターンの発生器
を用意し、再生入力である直列型ディジタルデータと逐
次比較し、一致した場合を同期信号とみなし、以降の信
号処理の基準信号とする方法が広く一般的に用いられて
いる。
を用意し、再生入力である直列型ディジタルデータと逐
次比較し、一致した場合を同期信号とみなし、以降の信
号処理の基準信号とする方法が広く一般的に用いられて
いる。
Ｒ−ＤＡＴの場合、記録再生には８−１０変調と呼ばれ
る変調方式を用い、同期信号５ＹＮＣ用のパターンには
通常のデータ中には存在しえない特殊パターンを用いて
おり、このため、同期信号の検出精度はかなり高いもの
となっている。
る変調方式を用い、同期信号５ＹＮＣ用のパターンには
通常のデータ中には存在しえない特殊パターンを用いて
おり、このため、同期信号の検出精度はかなり高いもの
となっている。
（発明が解決しようとする問題点）
しかしながら、記録信号の帯域制限等信等かの理由で特
殊パターンの存在する変調方式が使えない場合、同期信
号５ＹＮＣとしてはデータを使わざるを得なくなる。こ
の場合、正しい同期信号以外の疑似同期信号が発生する
確率はかなり高くなり、正しい信号処理を行なうことは
困難となる。
殊パターンの存在する変調方式が使えない場合、同期信
号５ＹＮＣとしてはデータを使わざるを得なくなる。こ
の場合、正しい同期信号以外の疑似同期信号が発生する
確率はかなり高くなり、正しい信号処理を行なうことは
困難となる。
これを防ぐには、同期信号５ＹＮＣの語長を増せばよい
が、記録周波数が上がる、もしくは信号の伝送レートが
下がるという問題がある。
が、記録周波数が上がる、もしくは信号の伝送レートが
下がるという問題がある。
（問題点を解決するための手段）
上記問題点を解決するために、本発明の同期信号検出装
置は、同期信号パターンとの一致比較により検出される
第１の同期検出信号と、同期信号と共に付加された補助
コード、アドレスコードおよび誤り検出コードより所定
の演算で生成される誤り検出信号と、補助コードの中の
フィールドアドレス検出信号とにより、誤り検出信号が
無誤り状態でフィールドアドレス値が正しい時のみ前記
第１の同期検出信号を第２の同期検出信号とする構成を
備えたものである。
置は、同期信号パターンとの一致比較により検出される
第１の同期検出信号と、同期信号と共に付加された補助
コード、アドレスコードおよび誤り検出コードより所定
の演算で生成される誤り検出信号と、補助コードの中の
フィールドアドレス検出信号とにより、誤り検出信号が
無誤り状態でフィールドアドレス値が正しい時のみ前記
第１の同期検出信号を第２の同期検出信号とする構成を
備えたものである。
（作 用）
本発明は、上記した構成により、同期パターンとの一致
比較により検出される第１の同期信号に加えて、誤り検
出コード系を一種の同期信号とみなし、さらに、フィー
ルドアドレス値を確認することにより、王者の結果の論
理値をとることにより同期信号の検出精度を高めるもの
である。
比較により検出される第１の同期信号に加えて、誤り検
出コード系を一種の同期信号とみなし、さらに、フィー
ルドアドレス値を確認することにより、王者の結果の論
理値をとることにより同期信号の検出精度を高めるもの
である。
（実施例）
以下、本発明の一実施例の同期信号検出装置について図
面を参照しながら説明する。
面を参照しながら説明する。
第１図は、本発明の一実施例における同期信号検出装置
の構成を示すブロック図である。第１図において、直列
型ディジタルデータが入力端子１を介して直並列変換用
シフトレジスタ回路２−ａ。
の構成を示すブロック図である。第１図において、直列
型ディジタルデータが入力端子１を介して直並列変換用
シフトレジスタ回路２−ａ。
２−ｂ、２−ｃ、２−ｄに入力される。シフトレジスタ
回路２−ｄの出力は同期パターン比較回路３に入力され
、同期パターン発生回路４からの出力と比較され、直列
型ディジタルデータ中より同期信号と一致するパターン
信号の検出を行い、第１の同期信号とする。次にシフト
レジスタ回路２−ｃおよび２−ｂの出力をパリティ発生
回路５に入力し、第２図に示すＩＤコード（Ｗｌ）とＢ
Ａコード（Ｗｌ）とすれば Ｘ＝Ｗ１ΦＷ２ または Ｘ＝ Ｗｌ （Ｅ） Ｗｌ （■は排他的論理和を示す） で表わせる演算を行い、パリティ発生回路５の出力とシ
フトレジスタ回路２−ａの出力とをパリティ検査回路６
において Ｐ＝Ｗ１■Ｗ２ またｌｔ Ｐ＝ Ｗｌ （Ｂ Ｗｌ が成立しているかどうか検査する。前記同期パターン比
較回路３の出力とパリティ検査回路６の出力をＡＮＤ回
路（１）７に入力され、前記同期パターン比較回路３の
出力における疑似同期信号を除去する。前記シフトレジ
スタ回路２−ｃの出力とＡＮＤ回路（１）７の出力およ
び入力端子８から、フィールドパルス信号がフィールド
アドレス一致回路９に入力される。なお、フィールドア
ドレスはＩＤコード８ビツトのうち下位４ビツトを用い
てフィールド毎にｏｏｏｏ〜１１１１まで巡回するよう
に規定されている。前記ＡＮＤ回路（１）７の出力およ
びフィールドアドレス一致回路９の出力はＡＮＤ回路（
２）１０に入力され、ＡＮＤ回路（２） １０の出力は
同期保護回路１１に入力され、同期信号の同期性を利用
して疑似同期信号をさらに除去し、かつ同期信号に基づ
く各種信号処理用パルスを作成すると共に、前記フィー
ルドアドレス一致回路９にフィールドアドレスラッチ用
パルスを出力し、フィールドアドレス一致回路９におい
て前記シフトレジスタ回路２−ｃからのフィールドアド
レスデータをラッチし、フィールドアドレス値が正しい
か否かを判定している。なお、同期信号が同期引き込み
完了状態までは前記フィールドアドレス一致回路９の出
力は使用せず、同期引き込み完了後のみ使用している。
回路２−ｄの出力は同期パターン比較回路３に入力され
、同期パターン発生回路４からの出力と比較され、直列
型ディジタルデータ中より同期信号と一致するパターン
信号の検出を行い、第１の同期信号とする。次にシフト
レジスタ回路２−ｃおよび２−ｂの出力をパリティ発生
回路５に入力し、第２図に示すＩＤコード（Ｗｌ）とＢ
Ａコード（Ｗｌ）とすれば Ｘ＝Ｗ１ΦＷ２ または Ｘ＝ Ｗｌ （Ｅ） Ｗｌ （■は排他的論理和を示す） で表わせる演算を行い、パリティ発生回路５の出力とシ
フトレジスタ回路２−ａの出力とをパリティ検査回路６
において Ｐ＝Ｗ１■Ｗ２ またｌｔ Ｐ＝ Ｗｌ （Ｂ Ｗｌ が成立しているかどうか検査する。前記同期パターン比
較回路３の出力とパリティ検査回路６の出力をＡＮＤ回
路（１）７に入力され、前記同期パターン比較回路３の
出力における疑似同期信号を除去する。前記シフトレジ
スタ回路２−ｃの出力とＡＮＤ回路（１）７の出力およ
び入力端子８から、フィールドパルス信号がフィールド
アドレス一致回路９に入力される。なお、フィールドア
ドレスはＩＤコード８ビツトのうち下位４ビツトを用い
てフィールド毎にｏｏｏｏ〜１１１１まで巡回するよう
に規定されている。前記ＡＮＤ回路（１）７の出力およ
びフィールドアドレス一致回路９の出力はＡＮＤ回路（
２）１０に入力され、ＡＮＤ回路（２） １０の出力は
同期保護回路１１に入力され、同期信号の同期性を利用
して疑似同期信号をさらに除去し、かつ同期信号に基づ
く各種信号処理用パルスを作成すると共に、前記フィー
ルドアドレス一致回路９にフィールドアドレスラッチ用
パルスを出力し、フィールドアドレス一致回路９におい
て前記シフトレジスタ回路２−ｃからのフィールドアド
レスデータをラッチし、フィールドアドレス値が正しい
か否かを判定している。なお、同期信号が同期引き込み
完了状態までは前記フィールドアドレス一致回路９の出
力は使用せず、同期引き込み完了後のみ使用している。
（発明の効果）
以上のように、本発明は、同期信号とのパターン一致比
較による同期検出信号に加えて、同期信号と共に付加さ
れた補助コード、アドレスコード。
較による同期検出信号に加えて、同期信号と共に付加さ
れた補助コード、アドレスコード。
誤り検出コードによる誤り検出結果を一種の同期信号と
して用い、かつ補助コード内のフィールドアドレス値も
同期信号として利用することにより、同期信号の語長を
増さずに実用上問題ない程度の高い検出率の同期信号検
出を行なうことができる利点がある。
して用い、かつ補助コード内のフィールドアドレス値も
同期信号として利用することにより、同期信号の語長を
増さずに実用上問題ない程度の高い検出率の同期信号検
出を行なうことができる利点がある。
第１図は本発明の一実施例における同期信号検出装置の
ブロック図、第２図は直列型のディジタルデータの構成
図である。 １．８＝・入力端子、 ２−ａ、 ２−ｂ、 ２−ｃ。 ２−ｄ・・・シフトレジスタ回路、 ３・・・同期ハ
ターン比較回路、 ４・・・同期パターン発生回路、
５・・・パリティ発生回路、 ６・・・パリティ検査回
路、 ７，１０・・・ＡＮＤ回路、９・・・フィールド
アドレス一致回路、 １１・・・同期保護回路。
ブロック図、第２図は直列型のディジタルデータの構成
図である。 １．８＝・入力端子、 ２−ａ、 ２−ｂ、 ２−ｃ。 ２−ｄ・・・シフトレジスタ回路、 ３・・・同期ハ
ターン比較回路、 ４・・・同期パターン発生回路、
５・・・パリティ発生回路、 ６・・・パリティ検査回
路、 ７，１０・・・ＡＮＤ回路、９・・・フィールド
アドレス一致回路、 １１・・・同期保護回路。
Claims (2)
- （１）時間的に等間隔なブロック周期で同期信号、ブロ
ック周期のアドレスを示すブロックアドレスコード、補
助コードおよび各フィールド（またはフレーム）を示す
フィールド（フレーム）アドレスコード、前記補助コー
ドおよびアドレスコードより所定の演算により発生され
る誤り検出コードとを付加された直列型ディジタルデー
タから、前記同期信号とのパターン一致比較により第１
の同期信号を検出する同期信号検出回路と、前記補助コ
ードとアドレスコードおよび誤り検出コードより所定の
演算で生成される誤り検出信号の誤り無しを検出する誤
り検出回路と、前記フィールドアドレスコードの一致検
出を行なうフィールドアドレス一致回路と、前記同期信
号検出回路出力と誤り検出回路出力とフィールドアドレ
ス一致回路出力を入力とするＡＮＤ回路を具備し、ＡＮ
Ｄ回路出力を第２の同期信号とすることを特徴とする同
期信号検出装置。 - （２）誤り検出コードとして、補助コードおよびアドレ
スコードの各々対応するビットの奇数パリティまたは偶
数パリティを用いることを特徴とする特許請求の範囲第
（１）項に記載の同期信号検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62294355A JPH01135239A (ja) | 1987-11-20 | 1987-11-20 | 同期信号検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62294355A JPH01135239A (ja) | 1987-11-20 | 1987-11-20 | 同期信号検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01135239A true JPH01135239A (ja) | 1989-05-26 |
Family
ID=17806636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62294355A Pending JPH01135239A (ja) | 1987-11-20 | 1987-11-20 | 同期信号検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01135239A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03198431A (ja) * | 1989-12-27 | 1991-08-29 | Nec Home Electron Ltd | 誤り訂正符号同期確立方法および装置 |
-
1987
- 1987-11-20 JP JP62294355A patent/JPH01135239A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03198431A (ja) * | 1989-12-27 | 1991-08-29 | Nec Home Electron Ltd | 誤り訂正符号同期確立方法および装置 |
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