KR900007057B1 - 교환기의 순환 반복코드 시그날링 검출회로 및 방식 - Google Patents

Abstract

내용 없음.

Description

교환기의 순환 반복코드 시그날링 검출회로 및 방식

제 1 도는 본 발명의 블럭 구성도.

제 2 도는 제 1 도의 구체회로도.

제 3 도는 제 2 도의 동작 타이밍도.

제 4 도는 교환기의 노드간에 사용하는 시그날링 테이블.

제 5 도는 본 발명의 흐름도.

* 도면의 주요 부분에 대한 부호의 설명

10 : 타이밍제어부 20 : 코드변환부

30 : 기억부 40 : 비교부

50 : 판정부 60 : 계수부

70 : 출력부 11 : 카운터

21 : 롬 22,62 : 래치

31 : 완충부 32 : 램

60 : 비교기 61 : 전가산기

71 : 피포레지스터 I1-I5 : 인버터

N1-N4 : 낸드게이트 Al : 앤드게이트

Bl : 버퍼

본 발명은 교환기 노드간의 시그날링 검출회로에 관한 것으로, 특히 순환 반복코드의 시그날링을 검출할수 있는 회로에 관한 것이다.

일반적으로 순환 반복코드(Cyclic Permutable Code : 이하 CPC라 칭한다)는 하기와 같은 특징이 있다.

첫째로 모든 부호의 조합이 상이하기 때문에 부호의 비트를 쉬프트(shift)시켜도 새로운 부호가 만들어지지 않는다.

둘째로 부호의 조합은 퍼뮤테이션 알고리즘(Permutation Algorithm)에 의해 이루어지며 마크(mark) 및 스페이스(space)의 수는 엔코딩(encoding)시나 디코딩(decoding)시에도 변하지 않는다.

셋째로 계속해서 같은 부호가 전송되는 경우 부호의 비트중 임의의 비트로부터 수신하여도 8비트만 수신하면 부호를 디코딩할 수 있다.

네째로 시그날링은 핸드쉐이킨(handshaking)방식을 사용하므로 한 코드를 보내면 대국측에서 액크널리지(acknowledge) 신호를 보내올때까지 송출한다.

따라서 상기와 같은 CPC는 부호의 동기를 맞추지 않고 비트 동기만 일치시키면 되며, 동일 비트 동기데이타가 소정 횟수 이상 검출되어야 유효데이타(valid data)로 인정된다.

일반적으로 시그날링(signalling)은 교환국간의 통화로 구성에 관한 정보, 통화로감시, 제어등의 정보를 교환하는 것으로 소정의 인 밴드(In Band)주파수를 사용하여 실행하고 있다. 그러나 현재 국내에서는 코드워드(code word)동기를 하지 않고 비트 동기를 취하여 임의의 어떤 비트에서 전송되어도 동일 비트로 소정 횟수 이상 검출하면 해당 부호를 검출하는 고 신뢰도의 CPC를 교환기의 시그날링으로 사용하지 않고 있었다.

따라서 본 발명의 목적은 교환기 노드간의 인 밴드 시그날링에 사용되는 CPC를 검출할 수 있는 회로를 제공함에 있다.

이하 본 발명을 도면을 참조하여 상세히 설명한다.

제 1 도는 본 발명의 블럭 구성도로서 시스템 클럭 및 프레임 동기신호를 입력하여 제1-제 4 제어신호(CTL1-CTL4) 및 채널번호 지정용 어드레스신호(ADDR)를 발생하는 타이밍제어부(10)와, 순환 반복코드변환 테이블을 내장하고 있으며, 교환기의 스위치부로부터 전송되는 제 1 순환 반복코드를 어드레스로 하여 상기 변환 테이블의 해당 위치에 저장된 제 2 순환 반복코드를 발생하는 동시에 시그날링 사용 가부의 상태신호를 발생하는 코드변환부(20)와, 상기 코드변환부(20)의 제 2 순환 반복코드를 입력하여 상기 제 1 제어신호(CTL1)에 의해 완충하며, 상기 제 3 제어신호(CTL3)에 의해 상기 어드레스신호(ADDR) 위치에 상기 완충중인 제 2 순환 반복코드 및 검출횟수를 저장하고, 제 2 제어신호(CTL2)에 의해 상기 어드레스신호(ADDR) 위치에 저장되어 있는 전 상태의 제 2 순환 반복코드 및 검출횟수 데이타를 리드하는 기억부(30)와, 상기 코드변환부(20)의 현 제 2 반복 순환코드와 상기 기억부(30)의 전상태 제 2 반복 순환코드를 입력하여 두 코드의 상태를 비교한후, 동일할시 제 1비교신호를 발생하고 상이할시 제 2 비교신호를 발생하는 비교부(40)와, 상기 코드변환부(20)의 시그날링 상태신호 및 비교부(40)의 출력을 입력하여 시그날링 사용불가 또는 제 2 비교신호 발생시 제 5 제어신호(CTL5)를 발생하는 판정부(50)와, 상기 기억부(30)의 검출횟수 데이타 및 비교부(40)의 출력을 입력하여 동일 제 2 반복 순환 코드 검출횟수를 계수한후 상기 기억부(30)로 출력하는 동시에 소정 횟수 검출시 제 6 제어신호(CTL6)를 발생하며, 상기 판정부(50)에서 제 5 제어신호(CTL5) 발생시 현재까지의 검출횟수 데이타를 리세트시키는 계수부(60)와, 타이밍제어부(10)의 어드레스신호(ADDR) 및 코드변환부(20)의 제 2 순환 반복코드를 입력하여 상기 계수부(60)에서 제 6 제어신호 발생시 상기 어드레스신호(ADDR)를 채널번호로 저장하는 동시에 제 2 순환 반복코드를 저장하며, 제어부에서 리드신호 발생시 채널번호 및 제 2 순환 반복코드를 순차적으로 리드시키는 출력부(70)로 구성된다.

상술한 구성에 의거 본 발명의 동작을 살펴보면, 코드변환부(20)는 입력되는 8비트의 제 1CPC에 각각1 : 1로 대응되는 제 2CPC를 발생할 수 있도록 코드변환 테이블(code coversion table)을 내장하고 있다. 먼저 제 1CPC가 수신되면, 코드변환부(20)는 이에 대응되는 4비트의 제 2CPC 및 해당 CPC의 사용 유무를 나타내는 1비트의 상태신호를 출력한다. 이때 사용하지 않는 CPC인 경우에는 판정부(50)에서 제 5 제어신호(CTL5)를 발생하여 계수부(60)를 리세트시킨다. 이때 사용가능한 CPC인 경우에는 타이밍제어부(l0)에서 제 2 제어신호(CTL2) 및 해당 코드의 채널번호(CHNO)를 출력하고 있으므로, 기억부(30)는 전 상태의 제 2CPC 및 검출횟수값을 출력한다. 그러면 비교부(40)는 코드변환부(20)를 출력하는 현 입력의 제 2CPC와 기억부(30)를 출력하는 전 상태의 제 2CPC를 비교하여 두 CPC값이 동일한가 비교한다. 이때 비교부(40)는 상기 두 CPC값이 동일하지 않으면, 제 2 비교신호를 발생하므로, 판정부(50)는 제 5 제어신호(CTL5)를 발생하여 계수부(60)를 클리어시킨다. 그러나 상기 비교부(40)에서 두 CPC값이 동일한 경우에는 제 1 비교신호가 발생되어 계수부(60)로 인가되며, 계수부(60)는 상기 기억부(30)에서 출력하고 있는 전 상태까지의 검출횟수에 상기 제 1 비교신호를 가산하여 현재까지의 검출횟수를 계산한다. 이때 계수부(60)에서는 검출횟수가 소정 검출횟수(6회)이상 계수하면 제 6 제어신호(CTL6)를 발생하여 출력부(70)의 라이트 신호로 인가하며, 상기 제6제어신호가 발생되면 출력부(70)는 타이밍제어부(10)에서 출력하는 채널번호와 상기 코드변환부(20)를 출력하는 제2CPC를 저장한다. 그러나 상기 계수부(60)가 소정 횟수 이상을 검출하지 못한 경우에는 출력부(70)는 아무런 동작을 취하지 않음을 알 수 있다.

상기와 같이 제1CPC가 수신되어 제2CPC로 변환하여 제2CPC의 상태 및 검출휫수를 분석한후, 타이밍제어부(10)는 제3제어신호(CTL3)를 발생하여 기억부(30)를 라이트모드로 동작시킨다. 따라서 상기 기억부(30)는 상기 타이밍제어부(10)에서 출력하는 재널변호 위치에 상기 코드변환부(20)를 출력하는 제2CPC와 계수부(60)를 출력하는 해당 제2CPC의 검출횟수 데이타를 저장한다. 이후 타이밍제어부(10)는 채널번호를 증가시켜 다음 채널에 대한 CPC의 분석을 수행한다.

상기 과정을 종합하면, 면저 제1CPC수신시 제1채널 주기에서 타이밍제어부(10)는 제2제어신호(CTL2)를 발생하여 현재의 제2CPC와 전 상태의 제2CPC의 상태를 분석한후 동일하면 해당 제2CPC의 검출횟수를 증가시키며, 다시 제3제어신호(CTL3)를 발생하여 현재의 제2CPC 및 변경된 검출횟수 데이타를 기억부(30)에 다시 기록한후 다음 채널의 CPC를 검출하기 위해 채널번호를 증가시킨다. 따라서 상기와 같은 동작을 반복 수행하면, 48프레임 경과시에 해당 제2CPC의 검출횟수가 "6"이 될 수 있으며, 이때 계수부(60)에서는 제6제어신호(CTL6)를 발생한다. 그러면 출력부(70)가 라이트모드로 동작되어 상기 코드변환부(20)의 제2CPC 및 타이밍제어부(10)의 채널번호(CHNO)를 저장하며, 시스템제어부가 이를 읽어가게 되는 것이다. 그러나 수신 제1CPC가 사용되지 않는 CPC이거나 전 상태의 제2CPC와 현 제2CPC의 값이 상이하면, 판정부(50)에서 제5제어신호(CTL5)를 발생시켜 계수부(60)를 클리어시키므로, 제3제어신호(CTL3) 발생시 기억부(30)는 검출횟수 데이타를 "0"로 기록하게 되어 해당 채널의 CPC는 다시 처음부터 검출하게 되는 것이다.

제2도는 본 발명의 구체회로도로서, 스위칭부로부터 인가되는 8비트의 제1CPC를 입력하는 롬(2l)은 4비트의 제2CPC로 변환한후 라인(L1)을 통해 제2CPC를 출력하고 라인(L2)를 통해 해당 제2CPC의 사용유무 신호를 제1래치(22)로 출력하며, 제1레치(22)는 라인(L3)으로 CPC 사용 유무 신호를 앤드게이트(A1)에 인가하는 동시에 라인(L4)를 통해 제2CPC를 완충부(31), 비교기(40) 및 피포레지스터(71)에 인가한다. 상기 완충부(31)는 라인(L5)를 통한 검출횟수 데이타와 라인(L4)의 제2CPC를 완충한후 라인(L7)으로 검출횟수 데이타를 램(32) 및 전가산기(61)로 인가하는 동시에 라인(L8)으로 제2CPC를 램(32)및 비교기(40)의 (B)입력단자로 인가하고, 비교기(40)는 라인(L9)으로 (A)(B) 두 입력단자의 비교신호를 전가산기(61) 및 인버터(15)에 인가한다.

상기 전가산기(61)는 라인(L7)을 통한 검출횟수 데이타와 라인(L9)을 통한 현재의 비교신호를 가산하여 제2CPC의 검출횟수 데이타를 발생한후 라인(L10)를 통해 제2래치(62)로 인가하는 동시에 라인(L11)을 통해 낸드게이트(N4)로 인가하고, 제2래치(62)는 상기 라인(L5)을 통해 완충부(31)로 검출횟수 데이타를 인가한다. 인버터(I1)를 통한 시스템 클럭인 4.096MHz와 인버터(I2)를 통한 프레임 동기신호를 입력하는카운터(11)는 제2-제10분주신호(CHNO)를 상기 램(32)의 어드레스로 인가하는 동시에 채널넘버로 피포레지스터(71)에 인가하며, 제1분주신호인 제1제어신호(CTL1)를 상기 제1래치(22)의 클럭으로 인가하는 동시에 완충부(31)의 출력신호

로 인가하고, 상기 제1제어신호(CTL1)를 인버터(13)를 통해 반전한-제2제어신호(CTL2)를 상기 램(32)의 출력신호

로 인가하는 동시에 낸드게이트(N3)에 인가하고, 인버터(I1)의 출력을 버퍼(B1)를 통해 낸드게이트(N1-N2)의 입력으로 인가하며, 또한 상기 제1제어신호(CTL1)를 인버터(I4)를 통해 반전된 신호 및 상기 버퍼(B1)의 출력을 부논리곱하는 낸드게이트(N1)의 출력인 제3제어신호(CTL3)를 상기 램(32)의 라이트 인에이블 단자

에 인가하고, 상기 제1제어신호(CTL1)를 낸드게이트(N2)의 나머지 입력단에 인가하여 래치동작 클럭인 제4제어신호(CTL4)로 상기 제2래치(80)의 클럭단자로 인가한다.

상기 비교기(40)의 출력을 반전하는 인버터(15)의 출력과 제2제어신호(CTL2)를 입력하는 낸드게이트(N3)는 두 코드의 동일 유무를 판단하며, 상기 낸드게이트(N3) 및 라인(L3)을 통한 CPC사용가부의 상태신호를 입력하는 앤드게이트(A1)는 두 입력중 어느 한 입력이 "로우"상태일시 제5제어신호(CTL5)를 발생하여 상기 제2래치(62)의 클리어단으로 인가하고, 인버터(I6)와 라인(L11)을 통한 전가산기(61)의 CPC검출신호를 입력하는 낸드게이트(N4)는 전가산기(61)에서 검출완료신호 출력시 제7제어 신호(CTL4)를 발생하여 피포레지스터(90)의 라이트 인에이블 단자로 인가하고, 피포레지스터(90)의 출력단을 도시하지 않은 CPU와 인터페이싱시킨다.

상기의 구성중 인버터(I1-I4), 카운터(10), 버퍼(B1) 및 낸드게이트(N1-N2)로 부분은 타이밍제어부(10)에 대응하며, 롬(21) 및 제2래치(22)로 구성된 부분은 코드변환부(20)에 대응되고, 완충부(31) 및 램(32)으로 구성된 부분은 기억부(30)에 대응되며, 인버터(I5), 낸드게이트(N3) 및 앤드게이트(A1)로 구성된 부분은 판정부(50)에 대응되고 전가산기(61) 및 제2래치(62)로 구성된 부분은 계수부(60)에 대응되며,인버터(I6), 낸드게이트(N4) 및 피포레지스터(71)로 구성된 부분은 출력부(70)에 대응된다.

제3도는 제1도의 동작 타이밍도로서 (a)는 4.096MHz의 시스템 클럭이고 (b)는 롬(21)에 입력하는 8비트의 제1PC 스트립이며 (c)는 제1제어신호(CTL1)이고 (d)는 램(32)의 어드레스이며 (e)는 제2제어신호(CTL2)이고 (f)는 제4제어신호(CTL4)이며 (g)는 제2래치(62)의 CPC검출횟수이고 (h)는 제3제어신호(CTL3)이고 (i)는 임의의 채널에 대한 CPC검출횟수 완료시 피포레지스터(7l)에 인가하는 제6제어신호(CTL6)의 일예도이다.

제4도(가)는 상기 롬(21)에 저장한 8비트의 제2CPC에 1 : 1 대응되는 4비트의 제2CPC의 변환테이블고, 제4도(나)는 교환기의 노드간에 사용하는 CPC시그날링이다.

제5도는 본 발명의 흐름도로서 8비트의 제1순환 단복코드 수신시 코드변환 테이블을 통해 수신 제1순환 반복코드에 대응하는 4비트의 제2순환 단복코드 및 코드사용 유무를 나타대는 1비트의 상태신호를 발생하는 제1과정(501,502)와, 상기 제1과정(501,502) 수행후 상기 상태신호를 판정하여 비사용 코드일시 계수부의 검출횟수를 클리어시킨후 채널번호를 증가시키고 리턴하는 제2과정(503,504,508,509)과, 상기 제2과정(503)에서 사용 코드일시 기억부에 저장하고 있던 전상태의 제2반복 순환코드 및 현 입력의 상기 제2순환 반복코드의 값을 비교하며 상이할시 상기 계수부의 검출횟수를 클리어시킨후 채널번호를 증가시키고 리턴하는 제3과정(505,504,508,509)과, 상기 제3과정(505)에서 두 코드값이 동일할시 상기 계수부의 검출횟수를 1증가시키는 제4과정(506)과, 상기 제4과정(506) 수행후 소정 횟수 이상 해당 채널의 제2순환 반복코드를 검출하였는가 검사하며 아닐시 상기 계수부의 검출횟수를 기억부에 기록한후 채널번호를 급증가시키며 리턴하는 제5과정(507,508,509)와, 상기 제6과정(507)에서 소정 횟수 이상 검출시 해당 채널번호 및 제2순환 반복코드를 시스템제어부로 전송하고 계수부의 검출횟수를 클리어시킨후 상기 제3과정으로 진행하는 제7과정(510,.511)으로 이루어진다.

상술한 구성예 의거 본 발명을 제2,3,4,5도를 참조하여 상세히 설명한다.

8비트의 CPC가 수신되면 롬(21)은 이를 어드레스로 하여 4비트를 CPC 시그날링으로 사용하고, MSB의 1비트를 이용하여 유효한 변환 CPC인지 판정한다(valid cpc).

즉, CPC 특성상 4비트로 CPC 시그날링을 사용하며, CPC 시그날링은 소정 횟수 이상 검출하여야 유효한 CPC 시그날링으로 간주된다(여기서 교환기의 스위치로부터 전송된 8비트의 CPC를 제1CPC라 하고, 변환 CPC로 제 4도(가)와 같은 상기 롬(21)의 저장값인 하위 4비트 CPC를 제 2CPC라 하며, 동일 채널에서 동일 변환 CPC를 6번 검출해야 유효 CPC 시그날링이라 간주한다고 가정한다) 따라서 램(32)의 어드레스신호는 해당 채널의 넘버가 되면 램(32)의 동일 어드레스에는 CPC 검출횟수를 나타대는 검출횟수 신호와 해당 CPC를 6번 저장한다. 카운터(11)는 클럭 모듈로부터 출력하는 제3도의 (a)와 같은 4.096MHz와 프레임 동기신호(FS)를 각각 인버터(I1-I2)를 통해 입력하여 1024 분주신호를 발생하는데, 이중 제1분주신호인 제3도의 (C)와 같은 2.048MHz를 제1제어신호(CTL1)로 이용하여 본 발명의 타이밍을 제어하기위한 신호로 사용하고, 나머지 제2분주신호에서 제10분주신호까지의 신호를 채널번호 신호(CHNO)로 이용한다. 교환기의 스위칭부로부터 8비트의 제1CPC가 롬(21)으로 입력하면 롬(21)은 이 제1CPC를 어드레스로 하여 제4도(가)와 같은 해당 번지대에 4비트로 변환된 제2CPC를 출력한다.

상기 롬(21)에는 제4도의 (가)의 CPC변환 테이블과 같은 제2CPC를 저장하고 있는데, 입력 제1CPC의 상위 니블(nibble) 데이타는 CPC변환 테이블의 칼럼 어드레스(column Address)로, 하위 니블 데이타는 로우 어드레스(row Address)로 동작한다. 따라서 입력 제1CPC에 의해 상기 롬(21)은 제2CPC를 라인(L1-L2)을 통해 제1레치(22)로 출력하는데, 여기서 제1래치(22)는 상기 롬(21)의 제2CPC를 입력할시 라인(L1)를 통한 변환 CPC의 하위 니블 데이타(D3-D0비트)를 모두 입력하지만 라인(L2)를 통해 변환CPC의 상위 니블 데이타(D4-D7)중 MSB비트(D7)신호만을 입력한다. 이는 제2CPC를 시그날링으로 사용하기 위한 가부신호로서, 최상위 비트(b7)가 "1"이면 제2CPC를 시그날링으로 사용하고, "0"이면 시그날링으로 사용하지 않는다. 그러므로 상기 제1래치(22)는 라인(L4)를 통해 8비트의 제1CPC에 대응하는4비트의 제2CPC를 완충부(31)로 인가하는 동시에 라인(L3)을 통해 현재의 제2CPC가 시그날링 CPC인가아닌가 하는 시그날링 CPC 상태신호를 낸드게이트(A1)로 인가한다. 즉, 제1래치(22)의 라인(L3)을 통해 제4도(가)의 CPC변환 테이블에서 변환 CPC의 값중 상위 니블 데이타가 8이상일시 시그날링 사용 가능상태를 나타대는 "하이"신호를, 상위 니블 데이타 8미만일시 비사용 시그날링 CPC임을 나타대는 "로우"신호를 출력한다.

제4도의 (나)는 교환기 노드간의 시그날링에 사용하는 CPC로서 (A)는 상기 롬(21)으로 입력하는 제1CPC로서 롬(20)의 어드레스 지정신호이고, (B)는 제2CPC로서 롬(20)의 출력(하위 니블 데이타)이며 (C)는 해당 CPC에 대한 시그날링이다.

상기 제1래치(22)는 제3도(C)와 같은 카운터(11)의 출력인 제1제어신호(CTL1)가 라이징 에지(rising edge)일시 상기 롬(21)의 출력을 래치하며, 완충부(31)는 제1제어신호(CTL1)가 "로우"레벨일때 상기 제1래치(22)의 라인(L4)출력을 라인(L6)을 통해 램(32)으로 인가한다. 이때 상기 램(32)은 카운터(11)에서 출력하는 9비트의 채널번호신호(CHNO)를 어드레스로 하고 인버터(I3)를 통한 제2제어신호(CTL2)에 의해 리드모드로 지정되어, 전 상태의 제2CPC를 라인(L6)으로 출력하는 동시에 전 상태까지의 검출횟수 데이타를 라인(L7)으로 출력한다.

이때 비교기(40)는 입력단자(A)로 라인(L4)을 통한 현상태의 제2CPC를 입력하고, 입력단자(B)로 라인(L8)을 통한 상기 램(50)에 저장되었던 전상태의 제2CPC를 입력하여 두 입력을 비교한후, 두 입력이 동일할시 제1비교신호를 출력하고 두 입력이 상이할시 제2비교신호를 출력한다. 즉, 제1래치(22)가 제3도(C)와 같은 제1제어신호(CTL1)에 의해 현재의 제2CPC를 래치하고 있을때, 제2도의 (e)와 같은 제2제어신호(CTL2)가 로우상태를 유지하고 있으므로 램(32)은 리드모드가 되어 동일 채널번호(CHNO)에 저장되어 있는 바로 전 상대의 제2CPC가 출력된다. 상기 동일채널의 두 CPC는 완충부(31)에 의해 격리되어있으며, 비교기(40)는 상기 두 제2CPC상태를 비교하여 라인(L9)을 통해 전가산기(61)로 비교신호를 출력한다. 이때 상기 램(32)에서 라인(L7)으로 출력하는 전 상태까지의 제2CPC 검출횟수 데이타를 상기 비교기(40)의 출력과 함께 입력하는 전가산기(61)는 두 신호를 더하여 검출횟수 데이타를 증가시킨후 라인(L8)를 통해 제2래치(62)로 인가한다. 상기 제2래치(62)는 인버터(I1) 및 버퍼(B1)를 롱한 4.096MHz신호와 제1제어신호(CTL1)를 입력하는 제2도의 (f)와 같은 낸드게이트(N2)의 출력인 제4제어신호(CTL4)에 의해 동작되어, 라인(L10)를 통한 전가산기(61)의 출력을 레치하므로서 라인(L3)를 통해 상기 완충부(31)로 인가한다. 이는 전가산기(61)가 라인(L7-L8)을 통해 제2래치(62)의 현 출력으로 가산동작을 재수행할수 있으므로, 완충부(31)를 통해 이를 방지하기 위함이다. 이때 제2래치(62)의 출력은 현재 동일 CPC가동일 채널에 몇번 입력했는가를 나타내는 CPC 검출횟수 데이타이다.

그러나 동일 채널에 동일 CPC가 입력하던중 이상상태가 발생하거나 정상적인 CPC 검출횟수(6번)를 실행하기 전에 제2CPC값이 변화된 경우에는, 라인(L4,L8)상에 출력되는 두 CPC(현 입력 제2CPC와 램에서 출력한 동일 채널의 전상태 제2CPC)가 상이하므로, 비교기(40)는 제2비교신호를 출력한다. 이때 라인(L9)으로 제2비교신호가 출력하면, 인버터(I5)를 통해 반전하여 낸드게이트(N3)에 인가된다. 그러면 상기 낸드게이트(N3)는 제2비교신호를 입력한후 제3도의 (e)와 같은 제2제어신호(CTL2)가 "하이"로 트리거되는 순간 제2래치(62)의 클리어신호인 제5제어신호(CTL5)를 발생한다. 상기 앤드게이트(A1)는 상기 낸드게이트(N3)와 라인(L3)을 통한 제1래치(22)의 신호를 논리곱하여 제2래치(62)의 클리어단자에 인가하는데, 제2래치(62)가 클리어되는 경우는 전술한 바와 같이 롬(21)의 변환 CPC값이 정상 CPC가 아닐때와 동일채널의 현 CPC와 전 CPC가 상이할 경우이다.

또한 전가산기(61)는 라인(L10)를 통해 3비트의 검출횟수 신호(0,1,2,3,4)를 출력하는데 검출횟수 "6"번째가 되는 순간 라인(L11)를 통해 "하이"신호를 낸드게이트(N4)로 인가한다. 상기 전가산기(61)는 4비트출력단이 있어 "Q0-Q2"는 "0"에서 "4"까지 5번을 가산하여 라인(L10)으로 출력하고, "5"가 되는순간(6번째 CPC검출)에 Q3로 "8"을 라인(L11)을 통해 출력한다. 상기 라인(L11)을 통해 CPC 검출완료신호가 출력할시 낸드게이트(N4)는 이 신호와 인버터(I6)를 통한 4.096MHz 신호를 부논리합하여 피포레지스터(FIFO Register)(71)로 라이트 인에이블 신호인 제 7제어신호(CTL7)을 인가하며, 이 신호에 의해 피포레지스터(71)는 상기 카운터(11)의 채널번호신호(CHNO)와 라인(L4)에 출력된 CPC를 저장하며, 도시하지않은 시스템제어부에서 리드신호를 발생할시 저장된 순서에 따라 CPC 및 채널넘버를 출력한다.

이후 램(32)의 리드모드 동작이 종료되면, 낸드게이트(N1)를 통해 제3도(h)와 같은 제3제어신호(CTL3)가 발생되어 램(32)은 라이트모드로 변환되며, 카운터(11)는 동일 채널번호신호(CHNO)를 유지하고 있다. 또한 제3도(c)와 같이 제1제어신호(CTL1)가 "로우"상태를 유지하므로 완충부(31)가 출력 인에이블되어 상기 제1래치(22)를 출력하는 현 입력의 제2CPC 및 제2래치(62)를 출력하는 현재의 검출횟수데이타를 출력하게 된다. 따라서 상기 램(32)의 해당 채널번호(CHNO) 영역에는 현 입력의 제2CPC 및 변경된 검출횟수 데이타가 저장된다. 이후 카운터(11)는 다음 채널에 대한 CPC의 상태를 분석하기 위하여 채널번호(CHNO)를 증가시킨다. 상기와 같은 과정으로 프레임대의 각 채널에 대한 CPC 시그날링을 검출할 수 있는데, 그 흐름은 제5도와 같다. 즉, 제1CPC 수신시 롬(21)의 코드변환 테이블을 이용하여 제2CPC로 변환하고, 사용가능한 CPC이며 전상태의 제2CPC와 동일한가를 검사한다. 이때 사용가능한 CPC가 아니거나 전 상태의 CPC값과 상이한 경우에는 판정부(50)에서 제5제어신호(CTL5)를 발생하여 계수부(60)를 클리어시킨다. 따라서 현재까지 검출된 횟수 데이타 "0"로 클리어시킨후, 해당 제2CPC와 검출횟수를 램(32)에 저장한다. 그러나 사용가능한 CPC이며 전 상태의 제2CPC와 동일한 경우에는 계수부(60)를 통해 검출횟수 데이타를 증가시킨후 이를 램(32)에 저장한다. 상기와 같은 방식으로 채널을 증가시켜가며 해당 채널의 제2CPC 상태 정보를 램(32)에 기록하며, 동일 채널에서 동일 제2CPC를 6회 이상 검출하면, 이를 정상 CRC 시그날링으로서 간주하여 피포레지스터(70)에 저장한다.

상술한 바와 같이 교환기 노드간의 인-밴드 시그날링에 사용하는 CPC 시그날링을 신속하고 정확하게 검출할 수 있으며 다수개의 채널넘버를 가지고 있으므로 해당 채널별로 용이하게 시그날링 상대를 검출할수 있고 롬의 메모리 테이블을 이용하여 CPC 시그날링으로 변환할 수 있는 이점이 있다.

Claims (2)

1. 교환기의 스위칭부를 통해 발생되는 순환 반복코드를 검출하는 회로에 있어서, 시스템 클럭 밋 프레임동기신호를 입력하여 제1-제4제어신호(CTL1-CTL4) 및 채널번호(CHNO)를 발생하는 타이밍제어부(10)와, 순환 반복코드 변환 테이블을 내장하고 있으며, 교환기의 스위치부로부터 전송되는 제1순환 반복코드를 어드레스로 하여 상기 변환 테이블의 해당 위치에 저장된 제2순환 반복코드를 발생하는 동시에 시그날링 사용 가부의 상태신호를 발생하는 코드변환부(20)와, 상기 코드변환부(20)의 제2순환 반복코드를 입력하여 상기 제1제어신호(CTL1)에 의해 완충하며, 상기 제3제어신호(CTL3)에 의해 상기 어드레스신호(ADDR) 위치에 상기 완충중인 제2순환 반복코드 및 검출횟수를 저장하고, 제2제어신호(CTL2)에 의해 상기 어드레스신호(ADDR) 위치에 저장되어 있는 전 상태의 제2순환 반복코드 및 검출횟수 데이타를 리드하는 기억부(30)와, 상기 코드변환부(20)의 현 제2반복 순환코드와 상기 기억부(30)의 전상태 제2반복 순환코드를 입력하여 두 코드의 상태를 비교한후, 동일할시 제1비교신호를 발생하고 상이할시 제2비교신호를 발생하는 비교부(40)와, 상기 코드변환부(20)의 시그날링 상태신호 및 비교부(40)의 출력을 입력하여 시그날링 사용불가 또는 제2비교신호 발생시 제5제어신호(CTL5)를 발생하는 판정부(50)와, 상기 기억부(30)의 검출횟수 데이타 및 비교부(40)의 출력을 입력하여 동일 제2반복 순환 코드 검출횟수를 계수한후 상기 기억부(30)로 출력하는 동시에 소정 횟수 검출시 제6제어신호(CTL6)를 발생하며, 상가 판정부(50)에서 제5제어신호(CTL5) 발생시 현재까지의 검출횟수 데이타를 리세트시키는 계수부(60)와, 타이밍제어부(10)의 어드레스신호(ADDR) 및 코드변환부(20)의 제2순환 반복코드를 입력하여 상기 계수부(60)에서 제6제어신호 발생시 상기 어드레스신호(ADDR)를 채널번호로 저장하는 동시에 제2순환 반복코드를 저장하며, 제어부에서 리드신호 발생시 채널번호 및 제2순환 반복코드를 순차적으로 리드시키는 출력부(70)로 구성됨을 특징으로 하는 교환기의 순환 반복코드 시그날링 검출회로.
2. 코드변환 테이블을 구비하여 교환기의 스위칭부를 통해 발생되는 순환 반복코드를 검출하는 방식에 있어서, 8비트의 제1순환 반복코드 수신시 코드변환 테이블을 통해 수신 제1순환 반복코드에 대응하는 4비트의 제2순환 반복코드 및 코드사용 유무를 나타대는 1비트의 상태신호를 발생하는 제1과정(501,502)와, 상기 제1과정(501,502) 수행후 상기 상태신호를 판정하여 비사용 코드일시 계수부의 검출횟수를 클리어시킨후 채널번호를 증가시키고 리턴하는 제2과정(503,504,508,509)과, 상기 제2과정(503)에서 사용 코드일시 기억부에 저장하고 있던 전상태의 제2반복 순환코드 및 현 입력의 상기 제2순환 반복코드의 값을 비교하여 상이할시 상기 계수부의 검출횟수를 클리어시킨후 채널번호를 증가시키고 리턴하는 제3과정(505,504,508,509)과, 상기 제3과정(505)에서 두 코드값이 동일할시 상기 계수부의 검출횟수를 1증가시키는 제4과정(506)과, 상기 제4과정(506) 수행후 소정 횟수 이상 해당 채널의 제2순환 반복코드를 검출하였는가 검사하며 아닐시 상기 계수부의 검출횟수를 기억부에 기록한후 채널번호를 증가시키며 리턴하는 제5과정(507,508,509)와, 상기 제6과정(507)에서 소정 횟수 이상 검출시 해당 채널번호 및 제2순환 반복코드를시스템제어부로 전송하고 계수부의 검출횟수를 클리어시킨후 상기 제3과정으로 진행하는 제7과정(510,511)으로 이루어짐을 특징으로 하는 교환기의 순환 반복코드 검출방식.

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