SU1569996A1 - Устройство дл обнаружени ошибок в кодовой последовательности - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  применени  в цифровых устройствах обработки, хранени  и передачи данных, а также в устройствах повышени  достоверности в системах передачи данных. Целью изобретени   вл етс  сокращение аппаратурных затрат. Устройство дл  обнаружени  ошибок в кодовой последовательности содержит сдвиговый регистр 3, регистры 4.1, 4.2 и 7, блок 5 пам ти, сумматор 6, счетчики 8 и 13, дешифраторы 9 и 14, элемент НЕ 10, элементы И 11.1, 11.2, 15 и 17, элемент ИЛИ 12 и формирователь 16 импульсов записи с соответствующими св з ми. В устройстве признак ошибки вырабатываетс  после анализа знака разности принимаемого числа, представленного в коде условных вычетов, и пороговой константы, вычисл емой заранее. При возникновении ошибки в одном из остатков прин тое число выходит за границу диапазона, при этом в знаковом р зр де сумматора 6 вырабатываетс  "1", в противном случае - "0". Таким образом ошибка обнаруживаетс . 1 ил.

Description

ел

О5 СО О Ј О

Изобретение относитс  к вычислительной технике и предназначено дл  применени  в цифровых вычислительных машинах и устройствах обмена информа- j ции, а также дл  повышени  достоверности в системах передачи данных.

Целью изобретени   вл етс  сокращение аппаратурных затрат.

На чертеже представлена схема уст- Ю ройства дл  обнаружени  ошибок в кодовой последовательности.

Устройство содержит информационный вход 1 устройства, тактовый вход 2 устройства, сдвиговый регистр 3, 15 первый 4.1 и второй 4.2 регистры, блок 5 пам ти, сумматор 6, третий ре- истр 7, первый счетчик 8, первый де- атфратор 9, элемент НЕ 10, первый 11.1 и второй 11.2 элементы И, эле- 20 мент ИЛИ t2, второй счетчик 13, вто- рой дешифратор 14, третий элемент И 15, формирователь 16 импульсов записи , четвертый элемент И 17 и выход 18 устройства.25

Устройство дл  обнаружени  ошибок в кодовой последовательности реализует ВУ-код, использование которого дл  контрол  чисел заключаетс  в следующем . Исходный код разбиваетс  на п 30 групп разр дов, кажда  из которых рассматриваетс  как остаток от делени  некоторого числа А на набор взаимно простых оснований Р fP , . „. ,Р„о Таким образом, исходный код, например двоич- iHoe число А, представл етс  в виде условного числа А /,, о/2,.. . ,с/п и ус- ловно считаетс  числом в системе остаточных классов, в котором о(, - остаток от делени  условного числа А1, д двоичный код которого соответструет исходному числу А, на набор условных оснований Р (,2,.,,,п), а величина условных оснований выбираетс  так, чтобы выполн лось условие Р. 2Sl, 4 где. S| - разр дность i-й группы.

Дл  обнаружени  ошибок в таком числе А необходимо ввести избыточность, использу  остаток °(ь-и о,от деле-5 ни  числа А на дополнительное основание - контрольный модуль q. Вычис- . ление этого остатка может быть осуществлено по известным в остаточных классах правилам.5

Из теории остаточных классов известно , что при условии

П Р„,

где Р„ - наибольшее условное основание из них совокупности, возможно обнаружение ошибок любой кратности в одном из основных d. числа Ал с веро тностью , равной единице.

Представление кода А совместно с контрольным признаком J в виде условного слова в системе остаточных классов (код условных вычетов),позвол ет использовать дл  обнаружени  ошибок тот факт, что любое искажение условного кода по одному из условных оснований Р. переводит условное число А из диапазона (0,Р) в диапазон (Р, Р) где

п

ПР; i-i

Р.

Неискаженные числа А удовлетвор ют условию

А Р, или

JJ®i

D

Р.

Ј

I & р, JV

1

- порогова  константа;

3 вычисление целой части соответствующего выражени ; - вес 1-го ортогонального базиса , определ емый так, что

га

-1М . й

р.а

V

Это условие позвол ет организовать контроль информации с определением факта наличи  либо отсутстви  ошибок.

Величины -Ј- вычисл ютс  заранее

1 и записаны соответствующим образом в

блок 5 пам тио Счетчик 8 имеет разр дность (S+r){. и .считает количество синхроимпульсов о Счетчик 13 считает количество групп и имеет раз - р дность к log4Nlpt, где N tp- число групп.

Устройство работает следующим об- . рлзом.

На информационный вход 1 подаетс  информаци  в последовательном коде. Она синхронизирована с поступающими на вход 2 синхроимпульсами Информаци  записываетс  в младший разр д сдвигового регистра 3 и сдвигаетс  в его старшие разр ды с приходом каждого очередного бита информации. В это же врем  счетчик 8 считает синхроим

5 1

пульсы и выдает результат в двоичной форме на вход дешифратора 9. С приходом первого синхроимпульса с первого выхода дешифратора 9 выдаетс  команд на считывание из блока 5 пам ти информации , наход щейс  по адресу, который определ ет состо ни  регистров 4.1 и 4.2 и счетчика 13, с второго - команда записи информации в регистр 7 с выхода сумматора 6, причем формирователь 16 импульсов записи обеспечивает такую длительность сигнала записи в регистр 7, при которой не проиходит многократное суммирование и запись его результатов в регистр 7, с третьего - команда установки в нуль регистра 4.2 и разрешение на считывание информации о результатах контрол  информации в преаыдущем такге со знакового -(старшего) разр да регистр 7, котора  подаетс  на один из входов элемента И 17.

На выходе элемента И 17, т.е. на выходе 18 устройства, присутствует О, так как в тот момент в знаковом разр де регистра 7 записан О. Описан такт работы устройства при приеме первой группы. Сама группа в это врем  накапливаетс  в сдвиговом регистре 3„ С приходом S-ro синхроимпульса сигнал с S-ro выхода дешифратора 9 поступает на вход элемента И 15. Так как дешифратор 14 находитс  в нулевом состо нии (сигнал на его первом выходе), то на элементе И 15 вырабатываетс  сигнал установки в О регистра 7. Кроме того, с S-ro выход дешифратора 9 на элемент ИЛИ 12 подаетс  единичный сигнал.На второй вход эт го элемента воздействует единичный сигнал , поступающий с элемента НЕ 10, так как на его вход с выхода дешифратора 14 подаетс  О (в сдвиговом регистре накапливаетс  последн   группа ) . При совпадении двух единиц на входах элемента И 11„2 на его выходе по вл етс  1, котора , проход  через элемент ИЛИ 12, сбрасывает в О счетчик 8, увеличивает показани  счет чика 13, разрешает запись битов первой группы из сдвигового регистра 3 в регистр 4.1„ При этом формируетс  адрес выборки дл  блока 5 пам ти из номера,группы в двоичном коде, кодовой комбинации группы в регистре 4„1 и нулей в регистре ,4 „ 2, подаетс  запрет считывани  знакового разр да ре- гистоа 7 на элемент И 17„

хроимпульса на

Далее в сдвиговом регистре 3 начинает формироватьс  втора  группа. С приходом первого бита второй группы с первого выхода дешифратора 9 по сформированному адресу выбираетс  информаци  из блока 5 пам ти. Эта информаци  подаетс  на вход первого слагаемого сумматора 6 и складываетс  с числом, наход щимс  на входе второго слагаемого этого сумматора 6, которое записано в регистре 7. Полученна  сум-; ма записываетс  в регистр 7 по едкл . ному сигналу с третьего выхода дешиф ратора 9, в которое он устанавлил.. с  с приходом третьего синхроимпульса. В этом такте считывание знакового разр да и обнулени  регистра 7 не производитс  Далее с приходом остальных групп все операции повтор ютс  В первом рабочем такте из блока 5 пам ти выбираетс  число

Л --- - - Р, q

где о/ - остаток по первому основанию.

представленный в двоичной форме и пе

редаваемой по каналам св зи,

в остальных тактах из блока 5 пам ти

выбираетс 

импуль

Р;

хроимпульса на

При обработке последней группы на последнем выходе дешифратора 14 устанавливаетс  единица , Теперь на входе элемента И 11.2 устанавливаетс  нуль, полученный с выхода элемента НЕ 10, а на выходе элемента И 11„1 устанавливаетс  1м, С приходом S+r-ro синвходе элемента 11.1

по вл етс  еще одна 1. В результате на выходе этого элемента по вл етс  1, котора  разрешает запись информации , регистр 4.2 обнул ет счетчик 13;и, проход  через элемент ИЛИ 12, разрешает запись в регистр 4.1 остальной части остатка по контрольному основанию и обнул ет счетчик 8. Тогда на адресном входе блока 5 пам ти формируетс  адрес S+r битов остатка по контрольному основанию и номер группы .

хроимпульса на

После этого начинает приниматьс  следующий блок данных. С приходом первого бита этого блока по сформированhlj;

Р гк

го - суммирование в сумматоре, третьего - обнулени  регистра 4.2, считываному адресу выбираетс  o( второние информации со знакового разр да регистра 7, S-ro - обнуление регистра 7. Устройство готово к обработке нового блока данных. По вление на выходе 18 1 свидетельствует о наличии ошибки в обработанном блоке данных.

Claims (1)

1. Формула изобретени 

   Устройство дл  обнаружени  ошибок в кодовой последовательности, содержащее первый, второй и третий регистры , блок пам ти, сумматор, первый и второй счетчики, первый и второй де- шифраторы, элемент НЕ, первый и второй элементы И и элемент ИЛИ, причем тактовый вход устройства соединен со счетным входом первого счетчика, выход которого соединен с входом первого дешифратора, выход блока пам ти соединен с входом первого слагаемого сумматора, выход которого соединен с информационным входом третьего регистра , выходы разр дов которого соединены с входами разр дов второго слагаемого сумматора, выходы разр дов нго- рого счетчика соединены с входами разр дов второго дешифратора, выход первого элемента И соединен с первым входом элемента ИЛИ, выход элемента НЕ соединен с первым входом второго элемента И, отличающеес  тем, что, с целью сокращени  аппаратурных затрат, оно содержит сдвиго- вый регистр, третий и четвертый элементы И, формирователь импульсов записи , причем информационный и тактовый входы устройства соединены соответственно с входом младшего разр да и с входом разрешени  сдвига сдвигового регистра, выходы с первого по S-й разр дов (S - максимальное количество двоичных разр дов, необходимое дл  представлени  остатка по рабочему основанию) и выходы с (S-H)-ro по

   0

   |$ 2Q 25 30 -35 до 45

   (S+r)-ft (S+r - количество двоичных разр дов, необходимое дл  представлени  остатка по контрольному основанию ) разр дов которого соединены соответственно с входами разр дов информационных входов первого и второго регистров, выходы разр дов которых и выходы разр дов второго счетчика соединены соответственно с входами разр дов адресного входа блока пам ти , вход разрешени  считывани  которого соединен с первым выходом первого дешифратора, второй выход которого через формирователь импульсов записи соединен с входом разрешени  записи третьего регистра, вход установки в О которого соединен с выходом третьего элемента И, первый вход которого соединен с первым выходом второго дешифратора и с первым входом четвертого элемента И, выход которого  вл етс  выходом устройства, третий выход первого дешифратора соединен с входом установки в О второго регистра и с вторым входом четвертого элемента И, третий вход которого соединен с выходом старшего разр да третьего регистра , S-й выход первого дешифратора соединен с вторым входом третьего элемента И и с вторым входом второго элемента И, выход которого соединен с втр- вторым входом элемента ИЛИ, выход которого соединен с входом разрешени  записи первого регистра, со счетным входом второго счетчика и с входом установки в О первого счетчика, (S+ +г)-й выход первого дешифратора соединен с первым входом первого элемента И, выход которого соединен с входом установки в О второго счетчика и с входом разрешени  записи второго регистра, последний выход второго дешифратора соединен с вторьм входом первого элемента И и с входом элемента НЕ.