JPH08194784A

JPH08194784A - スマートカードの入出力装置

Info

Publication number: JPH08194784A
Application number: JP7255329A
Authority: JP
Inventors: Jong-Chul Kim; 鍾哲金; Sang-Joo Ra; 尚柱羅
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1994-09-30
Filing date: 1995-10-02
Publication date: 1996-07-30
Also published as: KR960011753A; DE19535968A1; FR2726416A1; DE19535968C2; KR0139494B1; US5729004A; FR2726416B1

Abstract

(57)【要約】【課題】パリティ検査を入出力装置で行えるように
し、ＣＰＵの負担を軽減させたスマートカードを提供す
る。【解決手段】第２レジスタ３２が送信時にデータバス
のデータを読込むと共に並列検出端子ＣＤ０〜ＣＤ７か
らパリティ演算部３４へ出力する。パリティ演算部３４
で発生されたパリティビットＤＰＢは第１レジスタ３１
へ読込まれる。そしてシフトクロックＳＣＫに応じて第
１〜第３レジスタ３１〜３３がシフト出力を行い、直列
データがカードの入出力端子ＳＩＯから伝送される。受
信時には、シフトクロックＳＣＫに応じて第１〜第３レ
ジスタ３１〜３３が受信データをシフト入力し、このと
き第２レジスタ３２の並列検出端子ＣＤ０〜ＣＤ７から
パリティ演算部３４へ受信データが入力される。そして
パリティ検出部３５で第１レジスタ３１によるパリティ
ビットＲＰＢとパリティ演算部３４による演算結果のパ
リティビットＤＰＢとが検査される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はスマートカードにお
いてカードリーダとの間でデータを通信する方法とその
装置に関するもので、特に、送信モードで送信データに
パリティビットを付加し、受信モードで受信データから
パリティビットを演算した後、演算したパリティビット
と受信したパリティビットとを比較して受信データを処
理できるようになった通信方法とその装置に関するもの
である。

【０００２】

【従来の技術】一般にＩＣカードは、カードリーダでサ
ービス情報を単純に読出すだけのメモリカード(memory
card) と、カードリーダとの間でデータ通信を遂行しな
がら記憶情報を変更できるスマートカード(smart card)
に区分される。従って、これらカードの大きな相違点
は、メモリカードの場合サービス情報を記憶するメモリ
装置のみを実装しているのに対し、スマートカードの場
合はサービス情報を記憶するメモリ装置以外に該メモリ
装置に対しサービス情報の登録、変更、削除を実行する
制御装置を備えている点にある。即ち、スマートカード
は、カードリーダから供給される制御信号に応じて制御
装置がメモリ装置をアクセスし、更に直列入出力装置を
通じてＩＳＯ．７８１６勧告のプロトコルに従ってカー
ドリーダとデータ通信も行うようになっており、メモリ
装置の情報をいつでも登録、削除、変更することが可能
である。最近では、製造元等の主発行者(issuer)、発売
元等の副発行者(sub-issuer)、そして使用者(holder)に
対する多様なサービス情報の提供や、使用者個人のサー
ビス情報に対する保安・信頼性のため、スマートカード
の利用が広がってきている。

【０００３】図１に、現在一般的なスマートカードの構
成を示す。このスマートカードは、カードリーダと接続
される５つの端子ＶＣＣ，ＧＮＤ，ＲＥＳＥＴ，ＳＣ
Ｋ，ＳＩＯを備えている。

【０００４】スマートカードのメモリ装置は、スマート
カードの全般的な動作を制御するプログラム情報を収容
したプログラムメモリ１３と、サービス情報を記憶する
データメモリ１４と、で構成される。プログラムメモリ
１３としては通常、マスクプログラムを行うマスクＲＯ
Ｍを使用し、データメモリ１４としては、消去可能でプ
ログラム可能なＥＥＰＲＯＭを使用する。データメモリ
１４としてＥＥＰＲＯＭを使用する理由は、スマートカ
ードが普段カードリーダと分離された状態にされるため
である。即ち、電源が切られても記憶保持可能な不揮発
性メモリを使用する必要があり、尚且つ書込・読出可能
である必要がある。

【０００５】制御装置として備えられた中央処理装置１
２は、入出力装置１１を通じてカードリーダと非同期方
式で直列データ通信が可能である。即ち、中央処理装置
１２は入出力装置１１を介して、データメモリ１４から
読出したサービス情報をカードリーダへ伝送し、そして
カードリーダからサービス情報を受けてデータメモリ１
４へ書込む。プログラムメモリ１３は、中央処理装置１
２が入出力装置１１を通じてデータを通信するための、
或いはデータメモリ１４をアクセスするための制御プロ
グラムを収容する。そして、データメモリ１４には、カ
ード使用者、主発行者、副発行者についての全サービス
情報が記憶される。

【０００６】図２に、スマートカードの他の構成例を示
す。入出力装置２１は、カードの直列入出力端子ＳＩＯ
を通じてカードリーダと接続される。この入出力装置２
１は、カードリーダと非同期方式でデータ通信を遂行可
能で、その際、カードリーダから受信される直列データ
を並列データに変換し、また並列データを直列データに
変換して直列入出力端子ＳＩＯへ出力する。制御装置と
しての中央処理装置２２は入出力装置２１と接続され、
カードリーダからの情報を分析して、メモリ装置をアク
セスするためのメモリ選択信号、アドレス信号、及び制
御信号を発生し、そして入出力装置２１とのデータバス
を通じて記憶情報を出力し、或いはデータバスから情報
を受信してＥＥＰＲＯＭ２４へ出力する。

【０００７】ＥＥＰＲＯＭ２４は、制御用プログラム情
報を収容する第１領域（プログラムメモリ領域）とサー
ビス情報を記憶する第２領域（データメモリ領域）とを
備えている。このＥＥＰＲＯＭ２４は、メモリ選択信号
により第１領域又は第２領域が選択され、アドレス及び
制御信号により選択された領域の情報をデータバスへ出
力し、或いはデータバスから情報を受信して記憶する。
中央処理装置２２とＥＥＰＲＯＭ２４との間にはコネク
タ部２３が接続され、中央処理装置２２から出力される
メモリ選択信号、アドレス信号、制御信号をＥＥＰＲＯ
Ｍ２４へ送る。また、このコネクタ部２３は、テストモ
ードでリセット信号ＲＥＳＥＴの論理に応じて中央処理
装置２２とＥＥＰＲＯＭ２４を分離又は接続させ、ＥＥ
ＰＲＯＭ２４のアクセス動作及び中央処理装置２２の動
作をテストできるようにする。

【０００８】上記のようなスマートカードの中央処理装
置１２，２２は、カードリーダとのデータ通信に際し、
ＩＳＯ−７８１６−３に規定されている伝送方式により
直列データを非同期方式で通信する。一般に直列データ
の伝送データフレームは、スタートビット及びストップ
ビットを含み、８ビットのデータビット及び１ビットの
パリティビットからなる全部で１１ビットの構成とさ
れ、その伝送方式には、半２重通信方式(half duplex)
が使用される。スマートカードは直列入出力端子ＳＩＯ
を通じて、規定された方式に則ってカードリーダからデ
ータ及びコマンドを受信して処理し、その結果に従って
データメモリに対しサービス情報の登録、変更を行い、
必要な場合にはデータメモリに記憶されたサービス情報
を直列入出力端子ＳＩＯを通じてカードリーダ側へ伝送
する。

【０００９】

【発明が解決しようとする課題】スマートカードで、カ
ードリーダへデータを送信し、或いはカードリーダから
データを受信する際、データの誤り発生を確認するため
にパリティ検査方式を使用する。しかし、現在のスマー
トカードにおいては、データ送信時に伝送データフレー
ムに含めるパリティビットを発生する機能と、データ受
信時にパリティビットの状態を検査する機能とを、制御
装置でソフトウェア的に処理している。つまり、送信モ
ードにおいて８ビットの各データビットの論理を加えて
パリティビット（偶数パリティ又は奇数パリティ）を発
生し、また受信モードにおいて８ビットのデータを受
信、分析して誤りが発生した場合に再伝送するように要
求する動作を、プログラムを用いて遂行している。

【００１０】従って、スマートカードにおける直列の入
出力装置は単にデータを直・並列変換する機能を遂行す
るだけで、制御装置がデータの送受信動作全体を主に制
御することになっているため、データ通信速度をあまり
速められない、制御装置の負担が重くなっている等の改
善の余地が残されている。

【００１１】

【課題を解決するための手段】上記従来技術に鑑み本発
明では、制御装置の負担を軽減させ、データ通信速度を
向上させれるように、パリティ処理遂行機能を入出力装
置にもたせるようにする。即ち、送信モードにおいて送
信データの論理演算からパリティビットを発生してこれ
を伝送データフレームに挿入し、また受信モードにおい
て受信データの論理演算からパリティビットを発生した
後に該演算したパリティビットと受信パリティビットと
を論理比較し、その結果を制御装置へ通報するような入
出力装置を提供する。

【００１２】従って、本発明による直列データ通信を行
うスマートカードは、受信モードで、当該スマートカー
ドの直列入出力端子を通じてカードリーダから伝送され
る受信データを並列データに変換すると共に前記受信デ
ータの論理演算を行って演算パリティビットを発生し、
該演算パリティビットと伝送データフレームに含まれた
受信パリティビットとを比較してパリティ検出信号を発
生し、また送信モードで、送信データの論理演算を行っ
て演算パリティビットを発生し、該演算パリティビット
を伝送データフレームに挿入しつつ直列データに変換
し、前記直列入出力端子へ出力する入出力装置と、プロ
グラム情報を収容する第１領域及びサービス情報を記憶
する第２領域をもつＥＥＰＲＯＭと、送信モードで、前
記ＥＥＰＲＯＭから読出した並列データを前記入出力装
置へ送り、受信モードで、前記パリティ検出信号に従い
前記入出力装置から並列データを受けて前記ＥＥＰＲＯ
Ｍの該当領域をアクセスする制御装置と、を備えること
を特徴とする。

【００１３】或いは、受信モードで、当該スマートカー
ドの直列入出力端子を通じてカードリーダから伝送され
る受信データを並列データに変換すると共に前記受信デ
ータの論理演算を行って演算パリティビットを発生し、
該演算パリティビットと伝送データフレームに含まれた
受信パリティビットとを比較してパリティ検出信号を発
生し、また送信モードで、送信データの論理演算を行っ
て演算パリティビットを発生し、該演算パリティビット
を伝送データフレームに挿入しつつ直列データに変換
し、前記直列入出力端子へ出力する入出力装置と、プロ
グラム情報を収容するマスクＲＯＭと、サービス情報を
記録するＥＥＰＲＯＭと、送信モードで、前記ＥＥＰＲ
ＯＭから読出した並列データを前記入出力装置へ送り、
受信モードで、前記パリティ検出信号に従い前記入出力
装置から並列データを受けて前記ＥＥＰＲＯＭの該当領
域をアクセスする制御装置と、を備えることを特徴とし
ている。

【００１４】このために本発明によれば、カードリーダ
と非同期方式で直列データ通信を行うスマートカードの
入出力装置において、当該スマートカードの直列入出力
端子に接続された直列入力端子をもつ第１レジスタと、
並列検出端子、データバスに接続された並列入力端子及
び並列出力端子、そして第１レジスタの直列出力端子に
接続された直列入力端子を有し、シフトレジスタの構成
をもつ第２レジスタと、接地された並列入力端子、第２
レジスタの直列出力端子に接続された直列入力端子、そ
して前記直列入出力端子に接続された直列出力端子をも
つ第３レジスタと、第２レジスタの並列検出端子の出力
を受けて論理演算し、演算パリティビットを発生して第
１レジスタの並列入力端子へ印加するパリティ演算部
と、第１レジスタから受信パリティビットを受けると共
に前記演算パリティビットを受け、これらパリティビッ
トを比較してパリティ検出信号を発生するパリティ検出
部と、を備え、送信モードで、書込信号に応じて第２レ
ジスタが前記データバスのデータを読込み、これによる
第２レジスタの並列検出端子出力をパリティ演算部が論
理演算して発生される演算パリティビットを第１レジス
タが読込んで、そしてシフトクロックに従って第３〜第
１レジスタが読込んだデータを前記直列入出力端子へシ
フト出力し、また、受信モードで、シフトクロックに従
って第１〜第３レジスタが前記直列入出力端子からデー
タをシフト入力し、これによる第２レジスタの並列検出
端子出力をパリティ演算部が論理演算して発生される演
算パリティビットと第１レジスタによる受信パリティビ
ットをパリティ検出部が比較してパリティ検出信号を発
生し、そして読出信号に応じて第２レジスタが読込んだ
データを並列出力端子から出力するようになっているこ
とを特徴とした入出力装置を提供する。

【００１５】このようなパリティビット用レジスタ、デ
ータビット用レジスタ、スタートビット用レジスタ、及
びパリティ発生・検査手段を備えてなる入出力装置を用
いたスマートカードのデータ通信方法として本発明で
は、送信モードで、書込信号により、データビット用レ
ジスタに送信データを並列に読込むと共にパリティ発生
・検査手段で前記送信データの論理演算を行い演算パリ
ティビットを発生してこの演算パリティビットをパリテ
ィビット用レジスタに読込み、そしてシフトクロックに
より、スタートビット用レジスタ、データビット用レジ
スタ、及びパリティビット用レジスタに保持したデータ
をシフト出力して直列データの伝送データフレームとし
カードリーダへ送出し、受信モードで、シフトクロック
により、カードリーダから送られてくる伝送データフレ
ームの直列データをスタートビット用レジスタ、データ
ビット用レジスタ、及びパリティビット用レジスタにシ
フト入力して保持し、更にデータビット用レジスタに保
持したデータの論理演算をパリティ発生・検査手段で行
って演算パリティビットを発生し、この演算パリティビ
ットとパリティビット用レジスタに保持した受信パリテ
ィビットとを比較してパリティ検出信号を発生し、そし
て読出信号により、データビット用レジスタに保持した
データを並列出力することを特徴としたデータ通信方法
を提供する。

【発明の実施の形態】以下、本発明の実施形態につき添
付の図面を参照して詳細に説明する。図中の同じ構成要
素に対しては共通の符号を付し、重複する説明は省略す
る。

【００１６】以下の説明で、偶数パリティ発生等、多く
の特定事項を本発明のより全般的な理解のために提供す
るが、これら特定事項に限らずとも本発明を実施可能で
あることは、この技術分野で通常の知識を有する者には
自明であろう。

【００１７】図３に、この実施形態の入出力装置の構成
を示す。この図３を参照して、本入出力装置において送
信時に伝送データフレームに対しパリティビットを発生
及び挿入する過程と、受信時に伝送データフレームから
パリティビットを演算する過程について説明する。尚、
当該入出力装置に用いる各制御信号については、これら
を発生する回路構成はよく知られているものを流用して
適宜実施可能であるので、送信モード、受信モードにお
けるそのタイミング特性を図示（図１１及び図１２）す
るに止め、詳しい説明は省略する。

【００１８】第１レジスタ３１はパリティビット用レジ
スタで、その直列入力端子ＳＩがカードの直列入出力端
子ＳＩＯに接続され、また並列入力端子ＰＩに演算パリ
ティビットＤＰＢを入力する。この第１レジスタ３１
は、書込信号ＳＷＲの受信時に並列入力端子ＰＩから入
力される演算パリティビットＤＰＢを読込み、シフトク
ロックＳＣＫが受信されるときに読込んだ演算パリティ
ビットＤＰＢ又は直列入出力端子ＳＩＯに受信される直
列データを直列出力端子ＳＯからシフト出力する。即
ち、この第１レジスタ３１は送信モードにおいて、演算
パリティビットＤＰＢを読込んだ後、これをシフトクロ
ックＳＣＫに従って直列出力端子ＳＯから出力する。ま
た、受信モードにおいては、直列入出力端子ＳＩＯから
受信されるパリティビットを貯蔵し、直列出力端子ＳＯ
から受信パリティビットＲＰＢを出力する。

【００１９】第２レジスタ３２はデータビット用レジス
タで８ビットのシフトレジスタの構成とされており、そ
の内部構成を図４に示してある。図４に示すように、シ
フトレジスタを構成する初段のデータレジスタ４１の直
列入力端子ＳＩ０が第１レジスタ３１の直列出力端子Ｓ
Ｏに接続され、そして２段目以降のデータレジスタ４２
〜４８の直列入力端子ＳＩ１〜ＳＩ７は、各前段のデー
タレジスタ４１〜４７の直列出力端子ＳＯ０〜ＳＯ６に
接続されている。終段のデータレジスタ４８の直列出力
端子ＳＯ７は、第２レジスタ３３の直列入力端子ＳＩに
接続されている。また、各並列入力端子ＰＩ０〜ＰＩ７
はそれぞれ該当するデータバスのビットに接続され、各
並列出力端子ＰＯ０〜ＰＯ７はそれぞれ該当するデータ
バスのビットに接続されている。更に、各並列検出端子
ＣＤ０〜ＣＤ７はパリティ演算部３４の入力端子に接続
される。この第２レジスタ３２は、リセット信号ＲＳＴ
の受信時に初期化される。そして、書込信号ＳＷＲの受
信により、並列入力端子ＰＩ０〜ＰＩ７に入力されるデ
ータバスの８ビットデータをそれぞれ並列に読込むと共
に並列検出端子ＣＤ０〜ＣＤ７に出力する。また、読出
信号ＳＲＤの受信により、貯蔵している８ビットデータ
を並列検出端子ＣＤ０〜ＣＤ７に出力すると共に並列出
力端子ＰＯ０〜ＰＯ７に出力する。更に、シフトクロッ
クＳＣＫの受信により、貯蔵しているデータビットを各
後段のデータレジスタ４２〜４８へシフトする。

【００２０】つまり第２レジスタ３２は、送信モードに
おいて、制御装置がデータバスに出力する８ビットデー
タを書込信号ＳＷＲに応じて並列入力端子ＰＩ０〜ＰＩ
７を通じて並列に読込むと共に並列検出端子ＣＤ０〜Ｃ
Ｄ７に出力し、そしてシフトクロックＳＣＫに応じて、
読込んだデータ及び直列入力端子ＳＩに入力されるデー
タをシフト出力する。また、受信モードにおいて、直列
入力端子ＳＩから入力されるデータをシフトクロックＳ
ＣＫに応じてシフトしつつ読込み、そして読出信号ＳＲ
Ｄに応じて、貯蔵したデータを並列出力端子ＰＯ０〜Ｐ
Ｏ７に出力すると共に並列検出端子ＣＤ０〜ＣＤ７に出
力する。

【００２１】第３レジスタ３３はスタートビット用レジ
スタで、直列入力端子ＳＩが第２レジスタ３２の直列出
力端子ＳＯに接続され、また直列出力端子ＳＯが直列入
出力端子ＳＩＯに接続され、そして並列入力端子ＰＩが
接地（接地電位）される。この第３レジスタ３３は、通
信開始信号ＣＷＲの受信でデータ通信を遂行するために
初期化動作を遂行し、書込信号ＳＷＲの受信で並列入力
端子ＰＩから接地電位を受ける。そしてシフトクロック
ＳＣＫによって読込んだデータを直列入出力端子ＳＩＯ
へ出力する。即ち、第３レジスタ３３は送信モードにお
いて、書込信号ＳＷＲに応じて並列入力端子ＰＩに受け
る接地電位をスタートビットとして読込み、シフトクロ
ックＳＣＫに応じて読込んだデータ及び直列入力端子Ｓ
Ｉから入力されるデータを直列入出力端子ＳＩＯへ出力
する。

【００２２】パリティ発生・検査手段を構成するパリテ
ィ演算部３４は、第２レジスタ３２の並列検出端子ＣＤ
０〜ＣＤ７に接続され、並列検出端子ＣＤ０〜ＣＤ７か
ら出力されるデータを受信して当該データを論理演算
し、演算パリティビットＤＰＢを発生する。この演算パ
リティビットＤＰＢは、送信モードではデータバスのデ
ータに対する論理演算で発生され、受信モードではカー
ドリーダから送られるデータに対する論理演算で発生さ
れる。

【００２３】パリティ発生・検査手段を構成するパリテ
ィ検出部３５は、第１レジスタ３１から出力される受信
パリティビットＲＰＢとパリティ演算部３４から出力さ
れる演算パリティビットＤＰＢとを排他的否定和（ＥＸ
ＮＯＲ）する排他的ＮＯＲゲート３７と、通信モード信
号Ｔ／ＲＸを反転出力するインバータ３６と、このイン
バータ３６の出力と排他的ＮＯＲゲート３７の出力とを
受けて否定和し、パリティ検出信号ＰＢＴを出力するＮ
ＯＲゲート３８と、から構成される。このパリティ検出
部３５は、受信モードで受信パリティビットＲＰＢと演
算パリティビットＤＰＢの論理が一致すれば受信データ
が正常であることを表すパリティ検出信号ＰＢＴを発生
し、前記２つのパリティビットの論理が異なるときには
受信データに誤りがあることを表すパリティ検出信号Ｐ
ＢＴを発生する。

【００２４】図４の第２レジスタ３２の内部構成につい
て説明する。データレジスタ４１〜４８はそれぞれ制御
信号ＳＲＤ，ＲＳＴ，ＳＷＲ，ＳＣＫを共有し、また並
列入力端子ＰＩ０〜ＰＩ７、並列出力端子ＰＯ０〜ＰＯ
７、並列検出端子ＣＤ０〜ＣＤ７をそれぞれ有してシフ
トレジスタを構成している。初段のデータレジスタ４１
の直列入力端子ＳＩ０は第１レジスタ３１の直列出力端
子ＳＯに接続され、終段のデータレジスタ４８の直列出
力端子ＳＯ７は第３レジスタ３３の直列入力端子ＳＩに
接続されている。データレジスタ４２〜４８の各直列入
力端子ＳＩ１〜ＳＩ７はそれぞれ前段のデータレジスタ
４１〜４７の各直列出力端子ＳＯ０〜ＳＯ６に接続され
る。

【００２５】データレジスタ４１〜４８は、送信モード
で書込信号ＳＷＲに応じ、各並列入力端子ＰＩ０〜ＰＩ
７を通じてデータバスの対応データビットを並列に読込
んで並列検出端子ＣＤ０〜ＣＤ７に並列出力する。そし
てシフトクロックＳＣＫによって、貯蔵したデータを直
列出力端子ＳＯ０〜ＳＯ７から出力し、直列入力端子Ｓ
Ｉ０〜ＳＩ７に送られるデータを順次にシフトして最終
的に直列出力端子ＳＯから出力する。また、受信モード
では、シフトクロックＳＣＫに応じて、直列入力端子Ｓ
Ｉ０〜ＳＩ７に入力されるデータをシフトしつつ読込
み、そして読出信号ＳＲＤによって、貯蔵したデータを
並列出力端子ＰＯ０〜ＰＯ７に並列出力すると共に並列
検出端子ＣＤ０〜ＣＤ７に並列出力する。

【００２６】図５はパリティ演算部３４の具体例で、偶
数パリティビットを発生する回路を示している。このパ
リティ演算部３４は、第２レジスタ３２の並列検出端子
ＣＤ０〜ＣＤ７に合わせた８つの排他的ＯＲゲート５１
〜５８で構成されている。初段の排他的ＯＲゲート５１
は片方の入力端子が接地され、また他方の入力端子が並
列検出端子ＣＤ０に接続されており、これら入力端子に
受信される２データの論理を比較する。後段の排他的Ｏ
Ｒゲート５２〜５８は、それぞれ片方の入力端子が対応
する並列検出端子ＣＤ１〜ＣＤ７に接続されてデータを
受信し、また各他方の入力端子が前段の排他的ＯＲゲー
ト５１〜５７の出力端子にそれぞれ接続されている。

【００２７】このような構成としたパリティ演算部３４
は、８ビットの並列検出端子ＣＤ０〜ＣＤ７の各データ
論理を演算して、“１”が偶数のときには排他的ＯＲゲ
ート５８から出力される演算パリティビットＤＰＢが
“０”となり、“１”が奇数のときには排他的ＯＲゲー
ト５８から出力される演算パリティビットＤＰＢが
“１”となる。尚、パリティ演算部３４を奇数パリティ
を発生する回路構成にする場合には、排他的ＯＲゲート
５１の接地電位入力を動作電源入力として逆の論理（動
作電源電位）にしておけばよい。この場合には、並列検
出端子ＣＤ０〜ＣＤ７の各データの“１”が偶数のとき
に演算パリティビットＤＰＢが“１”、“１”が奇数の
ときに演算パリティビットＤＰＢが“０”になる。

【００２８】パリティ演算部３４は、送信モードにおい
て、データバスに出力されるデータの論理を演算して演
算パリティビットＤＰＢを発生した後に第１レジスタ３
１の並列入力端子ＰＩへ印加し、受信モードにおいて、
カードリーダから伝送されたデータの論理を演算して演
算パリティビットＤＰＢを発生した後にパリティ検出部
３５へ出力する。

【００２９】図６には、第１レジスタ３１と第２レジス
タ３２の各データレジスタ４１〜４８の構成例を示す。
並列データ処理部６１は、制御信号を受信する端子ＳＣ
Ｋ，ＳＲＤ，ＳＷＲ，ＲＳＴ、データバスのデータの対
応するビットデータないしは演算パリティビットＤＰＢ
を受信する並列入力端子ＰＩ、及び、直列入出力端子Ｓ
ＩＯないしは前段のデータレジスタの直列出力端子ＳＯ
から出力されるデータを受信する直列入力端子ＳＩで構
成される入力端と、並列出力端子ＰＯ及び並列検出端子
ＣＤで構成される出力端と、を備えている。直列データ
処理部６２は、並列検出端子ＣＤの出力信号をデータと
して受信し、また反転したシフトクロックＳＣＫをクロ
ック信号として受信し、そしてリセット信号ＲＳＴを初
期化信号として受信するようになっており、その出力端
子は直列出力端子ＳＯとなる。

【００３０】図７に、並列データ処理部６１の回路構成
を示す。ＮＯＲゲート７３は、インバータ７２で反転し
た書込信号ＳＷＲと並列入力端子ＰＩから受信されるデ
ータとを否定和して出力する。ＮＯＲゲート７４は、Ｎ
ＯＲゲート７３の出力とインバータ７１で反転したリセ
ット信号ＲＳＴとを否定和した後に検出データ出力部７
６の端子ｒｂへ出力する。ＮＡＮＤゲート７５は、書込
信号ＳＷＲと並列入力端子ＰＩに受信されるデータとを
否定積した後に検出データ出力部７６の端子ｓｂへ出力
する。検出データ出力部７６は、直列入力端子ＳＩに受
信されるデータを端子ｄに受け、シフトクロックＳＣＫ
を端子ｃに入力する。従って、検出データ出力部７６
は、書込信号ＳＷＲにより並列入力端子ＰＩに受信され
るデータを読込み、シフトクロックＳＣＫにより直列入
力端子ＳＩに受信されるデータをシフトする。そして、
検出データ出力部７６の端子ｑｂからの信号はインバー
タ７７を経て並列検出端子ＣＤへ出力される。インバー
タ７７の出力は伝送ゲート７８の入力端子に入力され
る。この伝送ゲート７８は読出信号ＳＲＤを第１ゲート
信号として受信し、インバータ７９で反転した読出信号
ＳＲＤを第２ゲート信号として受信する。即ち、伝送ゲ
ート７８は、読出信号ＳＲＤの発生時にＯＮしてインバ
ータ７７の出力を並列出力端子ＰＯに出力する。

【００３１】従って、並列データ処理部６１において、
送信モードで書込信号ＳＷＲに応じて並列入力端子ＰＩ
に受信されるデータを読込んで並列検出端子ＣＤに出力
し、そしてシフトクロックＳＣＫにより、読込んだデー
タ及び直列入力端子ＳＩに受信される直列データをシフ
トする。また、受信モードでは、シフトクロックＳＣＫ
に応じて直列入力端子ＳＩに受信されるデータをシフト
して並列検出端子ＣＤに出力し、そして読出信号ＳＲＤ
による伝送ゲート７８のＯＮで並列出力端子ＰＯに出力
する。

【００３２】図８に、検出データ出力部７６の回路構成
を示す。ＮＡＮＤゲート８１は端子ｒｂに受信される信
号及び端子ｄに受信される信号を否定積して出力する。
インバータ８２は端子ｃの出力を反転し、そしてインバ
ータ８３がインバータ８２の出力を反転させる。伝送ゲ
ート８４は、インバータ８２の出力を第１ゲート信号と
して受け、またインバータ８３の出力を第２ゲート信号
として受けて、シフトクロックＳＣＫに従いＮＡＮＤゲ
ート８１の出力（直列データ）を伝送する。伝送ゲート
８５は、インバータ８３の出力を第１ゲート信号として
受け、またインバータ８２の出力を第２ゲート信号とし
て受けて、シフトクロックＳＣＫに従い伝送ゲート８４
の出力を端子ｑｂへ伝送する。ＮＡＮＤゲート８６は、
端子ｓｂの信号及び伝送ゲート８４の出力を否定積して
出力する。ＮＡＮＤゲート８７は、端子ｒｂの信号及び
ＮＡＮＤゲート８６の出力を否定積して端子ｑｂへ出力
する。

【００３３】図９は、直列データ処理部６２の回路構成
を示す。インバータ９１は端子ｃに入力される反転した
シフトクロックＳＣＫを反転出力し、そしてインバータ
９２はインバータ９１の出力を反転出力する。伝送ゲー
ト９３は、インバータ９１の出力を第１ゲート信号と
し、インバータ９２の出力を第２ゲート信号として、端
子ｄの信号を伝送する。伝送ゲート９４は、インバータ
９２の出力を第１ゲート信号とし、インバータ９１の出
力を第２ゲート信号として、伝送ゲート９３の出力を出
力端子ｑへ伝送する。ＮＡＮＤゲート９５は、端子ｒｂ
の信号及び伝送ゲート９３の出力を否定積し、インバー
タ９６はＮＡＮＤゲート９５の出力を反転して出力端子
ｑへ出力する。

【００３４】図１０には、第３レジスタ３３の構成例を
示す。直列データ処理部６２の端子ｓｂに印加される信
号とシフトクロックＳＣＫが反転されていないことを除
いては、図６に示す構成と同様である。インバータ６３
は通信開始信号ＣＷＲを反転出力し、ＡＮＤゲート６４
は、リセット信号ＲＳＴとインバータ６３の出力を論理
積して直列データ処理部６２の端子ｓｂに印加する。即
ち、第３レジスタ３３は、リセット信号ＲＳＴ及び通信
開始信号ＣＷＲによって初期化される。

【００３５】図１１に、スマートカードからカードリー
ダへデータを送信する送信モードにおける入出力装置の
動作信号波形を示す。以下、このタイミング図を参照し
て、入出力装置の動作について説明する。

【００３６】（１１Ａ）に示すリセット信号ＲＳＴが論
理“ハイ”に遷移すると、第１レジスタ３１、第２レジ
スタ３２、及び第３レジスタ３３はリセット状態から解
除される。その後、（１１Ｂ）に示す通信開始信号ＣＷ
Ｒが発生すると、（１１Ｃ）に示す通信モード信号Ｔ／
ＲＸは論理“ロウ”に遷移する。すると、論理“ロウ”
の通信モード信号Ｔ／ＲＸがインバータ３６を通じて論
理“ハイ”に反転された後にＮＯＲゲート３８へ印加さ
れるので、（１１Ｊ）に示すパリティ検出信号ＰＢＴは
論理“ロウ”を維持することになる。即ち、送信モード
では、パリティ検出信号ＰＢＴは発生されない。

【００３７】以上の体勢で（１１Ｄ）に示す書込信号Ｓ
ＷＲが発生すると、第２レジスタ３２は、（１１Ｇ）に
示す並列入力端子ＰＩ（ＰＩ０〜ＰＩ７）に受信される
データを読込む。このとき第３レジスタ３３は、その並
列入力端子ＰＩが接地されているので論理“ロウ”を読
込み、これが以後のスタートビットとして伝送される。
具体的には、図４に示す第２レジスタ３２を構成する各
データレジスタ４１〜４８が書込信号ＳＷＲによってデ
ータバスのデータをそれぞれ読込むと、図６〜図８に示
した並列データ処理部６１により、読込んだデータはそ
れぞれ該当する並列検出端子ＣＤ（ＣＤ０〜ＣＤ７）か
ら出力されることにになる。つまり第２レジスタ３２
は、送信モードにおいてデータバスから並列入力端子Ｐ
Ｉ０〜ＰＩ７を通じてデータを並列に読込むと共に、こ
れを更に並列検出端子ＣＤ０〜ＣＤ７を通じて出力す
る。（１１Ｅ）に示すのは、第２レジスタ３２が書込信
号ＳＷＲに応じて並列データを読込み、並列検出端子Ｃ
Ｄ０〜ＣＤ７に出力するまでの読込周期Ｔ１である。

【００３８】書込信号ＳＷＲの発生で読込周期Ｔ１が経
過すると、パリティ演算部３４は、第２レジスタ３２の
並列検出端子ＣＤ０〜ＣＤ７に現れる送信データを受け
取ることになる。そしてデータを入力したパリティ演算
部３４は、当該データの論理状態を演算して演算パリテ
ィビットＤＰＢを発生する。この演算パリティビットＤ
ＰＢは、排他的ＮＯＲゲート３７及び第１レジスタ３１
の並列入力端子ＰＩに印加される。このとき前述のよう
に、演算パリティビットＤＰＢが発生されてもこれに関
係なくパリティ検出信号ＰＢＴは論理“ロウ”を維持す
る。

【００３９】一方、第１レジスタ３１に送られる演算パ
リティビットＤＰＢは、伝送データフレームに挿入して
カードリーダ側へ送信しなければならない。従って、パ
リティ演算部３４は書込信号ＳＷＲの発生終了前に演算
パリティビットＤＰＢを出力して第１レジスタ３１の並
列入力端子ＰＩへ印加する必要がある。即ち、パリティ
演算部３４は、（１１Ｆ）に示すパリティ演算周期Ｔ２
をもって書込信号ＳＷＲが終了する前に演算パリティビ
ットＤＰＢを発生する。そこで第１レジスタ３１は、書
込信号ＳＷＲに応じて演算パリティビットＤＰＢを読込
める。これから分かるように、（１１Ｄ）に示す書込信
号ＳＷＲは、第２レジスタ３２の並列データ読込周期Ｔ
１及びパリティ演算部３４のパリティ演算周期Ｔ２以上
の期間、発生されるタイミングをもつ。

【００４０】以上の結果、書込信号ＳＷＲの発生が終わ
ると、第３レジスタ３３は論理“ロウ”のスタートビッ
トを読込んだ状態、第２レジスタ３２は各データレジス
タ４１〜４８にそれぞれ該当するデータビットを読込ん
だ状態、第１レジスタ３１は演算パリティビットＤＰＢ
を読込んだ状態となる。そして、書込信号ＳＷＲの終了
に合わせて（１１Ｈ）に示すシフトクロックＳＣＫが発
生される。このシフトクロックＳＣＫは、第３〜第１レ
ジスタ３３〜３１に読込まれた１ビットのスタートビッ
ト、８ビットのデータ、及び１ビットのパリティビット
のすべてがシフト出力されるように、１０クロック以上
発生される。従って、シフトクロックＳＣＫの発生によ
り、これに応じて第１〜第３レジスタ３１〜３３は、１
番目のクロックで前記読込んだデータを直列出力端子Ｓ
Ｏから出力しつつ直列入力端子ＳＩに受信される前段の
レジスタの出力を読込む。そしてその後に続くクロック
に従って順次データが直列出力され、直列データの伝送
データフレームがカードリーダ側へ送信される。

【００４１】図１２には、カードリーダから送られるデ
ータをスマートカードで受信する受信モードにおける入
出力装置の動作波形を示す。以下、このタイミング図を
参照して入出力装置の動作について説明する。

【００４２】（１２Ａ）に示すリセット信号ＲＳＴが論
理“ハイ”に遷移すると、第１レジスタ３１、第２レジ
スタ３２、及び第３レジスタ３３がリセット状態から解
除される。その後、（１２Ｂ）に示す通信開始信号ＣＷ
Ｒが発生すると、（１２Ｃ）に示す通信モード信号Ｔ／
ＲＸが論理“ハイ”に遷移する。この論理“ハイ”の通
信モード信号Ｔ／ＲＸはインバータ３６を通じて論理
“ロウ”に反転してＮＯＲゲート３８へ印加されるの
で、ＮＯＲゲート３８は、排他的ＮＯＲゲート３７の出
力に応じて変化可能になる。即ち、（１２Ｋ）に示すパ
リティ検出信号ＰＢＴはパリティビットが検出される前
には論理“ロウ”を維持し、受信された伝送データフレ
ームの受信パリティビットＲＰＢが検出され、演算パリ
ティビットＤＰＢが発生すると、その論理に従ってパリ
ティ検出信号ＰＢＴが決定される。

【００４３】受信の際にカードリーダから伝送される伝
送データフレームはスタートビットから始まるが、この
スタートビットは論理“ロウ”なので、カードリーダか
らデータ伝送が開始される時点で直列入出力端子ＳＩＯ
は論理“ハイ”から論理“ロウ”へ遷移する。従って、
この直列入出力端子ＳＩＯで立下エッジ信号(fallinged
ge)が検出されると、（１２Ｅ）に示すシフトクロック
ＳＣＫが発生される。これに応じて第１〜第３レジスタ
３１〜３３は、直列入力端子ＳＩに受信されるデータを
シフトしていく。第１レジスタ３１の直列入力端子ＳＩ
は直列入出力端子ＳＩＯに接続され、また第２レジスタ
３２では８つのデータレジスタ４１〜４８の各直列入力
端子ＳＩ０〜ＳＩ７が第１レジスタ３１の直列出力端子
ＳＯ及び前段の直列出力端子ＳＯ０〜ＳＯ６に接続さ
れ、そして第３レジスタ３３の直列入力端子ＳＩは第２
レジスタ３２の直列出力端子ＳＯ（ＳＯ７）に接続され
る構成としてあるので、第１〜第３レジスタ３１〜３３
は、シフトクロックＳＣＫに従って（１２Ｆ）に示す受
信データをシフトして読込む。

【００４４】シフトクロックＳＣＫの発生が終了する
と、第１レジスタ３１には受信パリティビットＲＰＢ、
第２レジスタ３２には８ビットのデータ、第３レジスタ
３３にはスタートビットがそれぞれ保持された状態にな
る。第２レジスタ３２に読込まれた８ビットデータは、
並列データ処理部６１の構成により並列検出端子ＣＤ０
〜ＣＤ７に出力される。このシフトクロックＳＣＫの終
了に合わせて、受信データをデータバスを通じて制御装
置で受信すべく（１２Ｇ）に示す読出信号ＳＲＤが発生
する。読出信号ＳＲＤが発生されると、並列検出端子Ｃ
Ｄ０〜ＣＤ７の出力が並列出力端子ＰＯ０〜ＰＯ７を通
じて出力される。

【００４５】このときパリティ演算部３４は、第２レジ
スタ３２の並列検出端子ＣＤ０〜ＣＤ７に出力される受
信データの論理演算を実行して演算パリティビットＤＰ
Ｂを発生する。パリティ演算部３４における演算パリテ
ィビットＤＰＢの演算は（１２Ｈ）に示すパリティ演算
周期Ｔ３の間に行われる。そして、排他的ＮＯＲゲート
３７は、発生した演算パリティビットＤＰＢと第１レジ
スタ３１の直列出力端子ＳＯに現れる受信パリティビッ
トＲＰＢとを排他的否定和し、該２つのパリティビット
の論理を比較する。受信パリティビットＲＰＢ及び演算
パリティビットＤＰＢの論理が一致していれば受信デー
タが正常であり、異なっていれば受信さデータに誤りが
発生していることを示している。即ち、排他的ＮＯＲゲ
ート３７は、２つのパリティビットが同じ論理であれば
正常を示す論理“ハイ”の信号を出力し、異なる論理で
あれば誤り発生を示す論理“ロウ”の信号を出力する。
上述のように、受信モードではＮＯＲゲート３８が通信
モード信号Ｔ／ＲＸを反転した論理“ロウ”の信号を受
信しているので、該ＮＯＲゲート３８は、排他的ＮＯＲ
ゲート３７の出力に従ってパリティ検出信号ＰＢＴの論
理を決定する。即ち、（１２Ｋ）に示すパリティ検出信
号ＰＢＴのように、排他的ＮＯＲゲート３７の出力が論
理“ハイ”であれば受信データの正常を示す論理“ロ
ウ”のパリティ検出信号ＰＢＴを発生し、排他的ＮＯＲ
ゲート３７の出力が論理“ロウ”であれば受信データの
誤り発生を示す論理“ハイ”のパリティ検出信号ＰＢＴ
を発生する。

【００４６】このようにしてパリティ検出信号ＰＢＴを
演算発生する間に、（１２Ｉ）に示す読込周期Ｔ４で第
２レジスタ３２は、（１２Ｇ）に示す読出信号ＳＲＤに
応じて（１２Ｊ）に示す並列データを並列出力端子ＰＯ
０〜ＰＯ７に出力する。従って読出信号ＳＲＤは、パリ
ティ演算周期Ｔ３でパリティ演算部３４が演算パリティ
ビットＤＰＢを演算してから第２レジスタ３２でシフト
入力されたデータを並列出力端子ＰＯ０〜ＰＯ７に出力
する読込周期Ｔ４に合わせて発生される。つまり、読出
信号ＳＲＤは、図示のように周期Ｔ３＋周期Ｔ４の周期
をもって発生させてもよいし、読込周期Ｔ４に合わせて
発生させてもよい。

【００４７】スマートカードの制御装置は、（１２Ｋ）
に示すパリティ検出信号ＰＢＴの論理を分析し、正常を
示すパリティ検出信号ＰＢＴであればデータバスを通じ
て（１２Ｊ）に示すデータを並列受信し、誤り発生を示
すパリティ検出信号ＰＢＴであれば誤り処理を行う。

【００４８】

【発明の効果】以上述べてきたように本発明によるスマ
ートカードの入出力装置は、送信モードにおいては送信
データの論理演算を行いパリティビットを発生すると共
に伝送データフレームに挿入して送信し、受信モードに
おいては、伝送データフレームを直列読込して受信デー
タの論理演算を行い演算パリティビットを発生し、この
演算パリティビットと受信パリティビットの論理比較に
より受信データの正常性を判断することが可能である。
従って、制御装置のプログラム負担を軽減させることが
でき、しかもハード的処理のため処理速度が速いので、
データ通信を迅速に遂行できる。

【図面の簡単な説明】

【図１】スマートカードの一構成例を示すブロック図。

【図２】スマートカードの他の構成例を示すブロック
図。

【図３】本発明による入出力装置の実施形態をを示す回
路図。

【図４】図３中の第２レジスタ３２の具体例を示す回路
図。

【図５】図３中のパリティ演算部３４の具体例を示す回
路図。

【図６】図３中の第１レジスタ３１及び図４中のデータ
レジスタ４１〜４８の内部構成を示す回路図。

【図７】図６中の並列データ処理部６１の内部構成を示
す回路図。

【図８】図７中の検出データ出力部７６の内部構成を示
す回路図。

【図９】図６中の直列データ処理部６２の内部構成を示
す回路図。

【図１０】図３中の第３レジスタ３３の内部構成を示す
回路図。

【図１１】送信モードにおける入出力装置の動作波形
図。

【図１２】受信モードにおける入出力装置の動作波形
図。

【符号の説明】

３１第１レジスタ（パリティビット用レジスタ）３２第２レジスタ（データビット用レジスタ）３３第３レジスタ（スタートビット用レジスタ）３４パリティ演算部３５パリティ検出部ＳＩ直列入力端子ＳＯ直列出力端子ＰＩ並列入力端子ＰＯ並列出力端子ＤＰＢ演算パリティビットＲＰＢ受信パリティビットＰＢＴパリティ検出信号ＳＷＲ書込信号ＳＲＤ読出信号ＳＣＫシフトクロックＲＳＴリセット信号ＣＷＲ通信開始信号Ｔ／ＲＸ通信モード信号

Claims

【特許請求の範囲】

【請求項１】カードリーダと非同期方式で直列データ
通信を行うスマートカードの入出力装置において、当該スマートカードの直列入出力端子に接続された直列
入力端子をもつ第１レジスタと、並列検出端子、データ
バスに接続された並列入力端子及び並列出力端子、そし
て第１レジスタの直列出力端子に接続された直列入力端
子を有し、シフトレジスタの構成をもつ第２レジスタ
と、接地された並列入力端子、第２レジスタの直列出力
端子に接続された直列入力端子、そして前記直列入出力
端子に接続された直列出力端子をもつ第３レジスタと、
第２レジスタの並列検出端子の出力を受けて論理演算
し、演算パリティビットを発生して第１レジスタの並列
入力端子へ印加するパリティ演算部と、第１レジスタか
ら受信パリティビットを受けると共に前記演算パリティ
ビットを受け、これらパリティビットを比較してパリテ
ィ検出信号を発生するパリティ検出部と、を備え、送信モードで、書込信号に応じて第２レジスタが前記デ
ータバスのデータを読込み、これによる第２レジスタの
並列検出端子出力をパリティ演算部が論理演算して発生
される演算パリティビットを第１レジスタが読込んで、
そしてシフトクロックに従って第３〜第１レジスタが読
込んだデータを前記直列入出力端子へシフト出力し、ま
た、受信モードで、シフトクロックに従って第１〜第３
レジスタが前記直列入出力端子からデータをシフト入力
し、これによる第２レジスタの並列検出端子出力をパリ
ティ演算部が論理演算して発生される演算パリティビッ
トと第１レジスタによる受信パリティビットをパリティ
検出部が比較してパリティ検出信号を発生し、そして読
出信号に応じて第２レジスタが読込んだデータを並列出
力端子から出力するようになっていることを特徴とする
入出力装置。
【請求項２】パリティ演算部は、第２レジスタの並列
検出端子数に対応した数の排他的ＯＲゲートを用いてな
り、初段の排他的ＯＲゲートで対応する前記並列検出端
子の出力と接地電位とを演算し、そして後段の各排他的
ＯＲゲートで対応する前記並列検出端子の出力と前段の
排他的ＯＲゲート出力とを演算して偶数パリティを発生
するようになっている請求項１記載の入出力装置。
【請求項３】パリティ演算部は、第２レジスタの並列
検出端子数に対応した数の排他的ＯＲゲートを用いてな
り、初段の排他的ＯＲゲートで対応する前記並列検出端
子の出力と動作電源電位とを演算し、そして後段の各排
他的ＯＲゲートで対応する前記並列検出端子の出力と前
段の排他的ＯＲゲート出力とを演算して奇数パリティを
発生するようになっている請求項１記載の入出力装置。
【請求項４】カードリーダと直列データ通信を遂行す
るスマートカードにおいて、受信モードで、当該スマートカードの直列入出力端子を
通じてカードリーダから伝送される受信データを並列デ
ータに変換すると共に前記受信データの論理演算を行っ
て演算パリティビットを発生し、該演算パリティビット
と伝送データフレームに含まれた受信パリティビットと
を比較してパリティ検出信号を発生し、また送信モード
で、送信データの論理演算を行って演算パリティビット
を発生し、該演算パリティビットを伝送データフレーム
に挿入しつつ直列データに変換し、前記直列入出力端子
へ出力する入出力装置と、プログラム情報を収容する第
１領域及びサービス情報を記憶する第２領域をもつＥＥ
ＰＲＯＭと、送信モードで、前記ＥＥＰＲＯＭから読出
した並列データを前記入出力装置へ送り、受信モード
で、前記パリティ検出信号に従い前記入出力装置から並
列データを受けて前記ＥＥＰＲＯＭの該当領域をアクセ
スする制御装置と、を備えることを特徴とするスマート
カード。
【請求項５】入出力装置は、当該スマートカードの直
列入出力端子に接続された直列入力端子をもつ第１レジ
スタと、並列検出端子、制御装置とのデータバスに接続
された並列入力端子及び並列出力端子、そして第１レジ
スタの直列出力端子に接続された直列入力端子を有し、
シフトレジスタの構成をもつ第２レジスタと、接地され
た並列入力端子、第２レジスタの直列出力端子に接続さ
れた直列入力端子、そして前記直列入出力端子に接続さ
れた直列出力端子をもつ第３レジスタと、第２レジスタ
の並列検出端子の出力を受けて論理演算し、演算パリテ
ィビットを発生して第１レジスタの並列入力端子へ印加
するパリティ演算部と、第１レジスタから受信パリティ
ビットを受けると共に前記演算パリティビットを受け、
これらパリティビットを比較してパリティ検出信号を発
生するパリティ検出部と、を備え、送信モードで、書込
信号に応じて第２レジスタが前記データバスの並列デー
タを読込み、これによる第２レジスタの並列検出端子出
力をパリティ演算部が論理演算して発生される演算パリ
ティビットを第１レジスタが読込んで、そしてシフトク
ロックに従って第３〜第１レジスタが読込んだデータを
前記直列入出力端子へシフト出力し、また、受信モード
で、シフトクロックに従って第１〜第３レジスタが前記
直列入出力端子から受信データをシフト入力し、これに
よる第２レジスタの並列検出端子出力をパリティ演算部
が論理演算して発生される演算パリティビットと第１レ
ジスタによる受信パリティビットをパリティ検出部が比
較してパリティ検出信号を発生し、そして読出信号に応
じて第２レジスタが読込んだデータを並列出力端子から
前記データバスへ出力するようになっている請求項４記
載のスマートカード。
【請求項６】カードリーダと直列データ通信を遂行す
るスマートカードにおいて、受信モードで、当該スマートカードの直列入出力端子を
通じてカードリーダから伝送される受信データを並列デ
ータに変換すると共に前記受信データの論理演算を行っ
て演算パリティビットを発生し、該演算パリティビット
と伝送データフレームに含まれた受信パリティビットと
を比較してパリティ検出信号を発生し、また送信モード
で、送信データの論理演算を行って演算パリティビット
を発生し、該演算パリティビットを伝送データフレーム
に挿入しつつ直列データに変換し、前記直列入出力端子
へ出力する入出力装置と、プログラム情報を収容するマ
スクＲＯＭと、サービス情報を記録するＥＥＰＲＯＭ
と、送信モードで、前記ＥＥＰＲＯＭから読出した並列
データを前記入出力装置へ送り、受信モードで、前記パ
リティ検出信号に従い前記入出力装置から並列データを
受けて前記ＥＥＰＲＯＭの該当領域をアクセスする制御
装置と、を備えることを特徴とするスマートカード。
【請求項７】入出力装置は、当該スマートカードの直
列入出力端子に接続された直列入力端子をもつ第１レジ
スタと、並列検出端子、制御装置とのデータバスに接続
された並列入力端子及び並列出力端子、そして第１レジ
スタの直列出力端子に接続された直列入力端子を有し、
シフトレジスタの構成をもつ第２レジスタと、接地され
た並列入力端子、第２レジスタの直列出力端子に接続さ
れた直列入力端子、そして前記直列入出力端子に接続さ
れた直列出力端子をもつ第３レジスタと、第２レジスタ
の並列検出端子の出力を受けて論理演算し、演算パリテ
ィビットを発生して第１レジスタの並列入力端子へ印加
するパリティ演算部と、第１レジスタから受信パリティ
ビットを受けると共に前記演算パリティビットを受け、
これらパリティビットを比較してパリティ検出信号を発
生するパリティ検出部と、を備え、送信モードで、書込
信号に応じて第２レジスタが前記データバスの並列デー
タを読込み、これによる第２レジスタの並列検出端子出
力をパリティ演算部が論理演算して発生される演算パリ
ティビットを第１レジスタが読込んで、そしてシフトク
ロックに従って第３〜第１レジスタが読込んだデータを
前記直列入出力端子へシフト出力し、また、受信モード
で、シフトクロックに従って第１〜第３レジスタが前記
直列入出力端子から受信データをシフト入力し、これに
よる第２レジスタの並列検出端子出力をパリティ演算部
が論理演算して発生される演算パリティビットと第１レ
ジスタによる受信パリティビットをパリティ検出部が比
較してパリティ検出信号を発生し、そして読出信号に応
じて第２レジスタが読込んだデータを並列出力端子から
前記データバスへ出力するようになっている請求項６記
載のスマートカード装置。
【請求項８】パリティビット用レジスタ、データビッ
ト用レジスタ、スタートビット用レジスタ、及びパリテ
ィ発生・検査手段を備えてなる入出力装置を用いたスマ
ートカードのデータ通信方法であって、送信モードで、書込信号により、データビット用レジス
タに送信データを並列に読込むと共にパリティ発生・検
査手段で前記送信データの論理演算を行い演算パリティ
ビットを発生してこの演算パリティビットをパリティビ
ット用レジスタに読込み、そしてシフトクロックによ
り、スタートビット用レジスタ、データビット用レジス
タ、及びパリティビット用レジスタに保持したデータを
シフト出力して直列データの伝送データフレームとしカ
ードリーダへ送出し、受信モードで、シフトクロックにより、カードリーダか
ら送られてくる伝送データフレームの直列データをスタ
ートビット用レジスタ、データビット用レジスタ、及び
パリティビット用レジスタにシフト入力して保持し、更
にデータビット用レジスタに保持したデータの論理演算
をパリティ発生・検査手段で行って演算パリティビット
を発生し、この演算パリティビットとパリティビット用
レジスタに保持した受信パリティビットとを比較してパ
リティ検出信号を発生し、そして読出信号により、デー
タビット用レジスタに保持したデータを並列出力するよ
うにしたことを特徴とするデータ通信方法。