JP3566630B2 - カードシステム、それに用いるicカード及びカードリーダライタ - Google Patents
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Description
【発明の属する技術分野】
本発明は、カードシステム、それに用いるICカード及びカードリーダライタに関し、特に、JAVAカードなどのように高速でデータを送受信するカードを使用できるカードシステム、それに用いるICカード及びカードリーダライタに関する。
【0002】
【従来の技術】
従来、キャッシュカードやクレジットカードなどの多くには、磁気カードが使用されているが、近年、磁気カードの偽造が増加しており、磁気カードに代わりICカードが注目されている。ICカードは、内部のCPUで暗号処理をするため、磁気カードに比して偽造が困難であり、また、ICには多くの情報を格納できるため、多機能なものが多い。
【0003】
図1は、ICカード10及びICカード10内の情報を読み出す又はICカード10に情報を記録するICカードリーダ/ライタ20を示す図である。ICカードリーダ/ライタ20は、各々データの入出力を行うポート端子(PORT)22と、データの入出力のタイミングを計るクロック信号を出力するクロック端子(CLOCK)23と、ICカード10内のCPU11の駆動を開始するためのリセット信号を出力するリセット端子(RESET)24と、ICカード10内のCPU11を駆動するための電力を供給する電源端子(VDD)25及びグランド端子(GND)26とを備えている。
【0004】
また、ICカードリーダ/ライタ20は、各端子22〜26に出力する各種信号を制御するCPU28と、CPU28を駆動するための電源21と、電源21とポート端子22との間に設けられたプルアップ抵抗27とを有している。さらに、ICカード10は、ICカードリーダ/ライタ20の各端子22〜26に対応する端子12〜26を備えており、各種信号の入出力又は各種信号を入力する。また、ICカード10は、半二重同期通信を行うためのプログラムやユーザデータを格納するメモリ17と、メモリ17内に格納されているプログラムなどを実行するためのCPU11とを有している。
【0005】
ここで、半二重とは、二つの通信機器間でデータの伝送を交互に行い、双方向の伝送を可能にする方式のことをいう。一方がデータを送信するときには、他方はそのデータを受信することとなり、双方が同時にデータを送出することはできない。すなわち、たとえばICカードリーダ/ライタ20からデータが出力されているときには、ICカード10はデータをICカードリーダ/ライタ20側へ出力できず、ICカードリーダ/ライタ20からのデータを受信するだけである。
【0006】
つぎに、図1の動作について説明する。まず、ICカードリーダ/ライタ20にICカード10が装着されると、CPU28の指示に基づいて、電源端子25,15を通じてICカード10本体に電力VDDが供給される。具体的には、電源端子25及びグランド端子26と電源端子15及びグランド端子16とが電気的に接続されることで、CPU11を駆動させることができるようになる。
【0007】
その後、ICカードリーダ/ライタ20から、CPU28の指示に基づいて、リセット端子24を通じてリセット信号が出力される。すると、ICカード10では、リセット端子14を通じてこれを入力する。このリセット信号は、CPU11に入力される。これにより、CPU11は駆動を開始できる状態となる。
【0008】
つづいて、ICカードリーダ/ライタ20は、CPU28の指示に基づいて、クロック端子23を通じてクロック信号を出力する。すると、ICカード10側では、これをクロック端子13を通じて入力してCPU11に出力する。それから、ICカードリーダ/ライタ20は、出力しているクロック信号に同期させて、データの読み出し要求や、ICカード10に書き込みたいデータを、ポート端子22を通じて出力する。
【0009】
すると、ICカード10側では、CPU11によって、半二重同期通信によって受信した上記要求やデータに基づいて、メモリ17に格納されているユーザデータを読み出して、ICカードリーダ/ライタ20側へ出力したり、ICカードリーダ/ライタ20側から供給されるデータをメモリ17へ書き込む。
【0010】
図8,図9は、半二重同期通信に用いるデータのフォーマットを示す図である。図8にはデータ通信が正常に行われた時のフォーマット、図9にはデータ通信が正常に行われなかった時のフォーマットを示している。
【0011】
図8に示すように、ICカードリーダ/ライタ20とICカード10との間では、データビットを送信することを報知するスタートビット(Start Bit)、実質的に送受信されるデータであるデータビットD0〜D7及び正しくデータが転送されてきたかどうかを判断するパリティビット(Parity Bit)が送受信される。
【0012】
また、図9に示すように、データ通信が正常に行われなかった時には、データを再送してもらうために、ICカードリーダ/ライタ20とICカード10との間でデータ再送要求信号が送受信される。なお、図8,図9においては、各周期T0等にはクロック信号がたとえば512パルスあり、また各データは、VDDレベル又はGNDレベルで送受信される。
【0013】
さらに、ICカードリーダ/ライタ20及びICカード10は、データを送信するアウトプットモード又はデータを受信するインプットモードの状態となるが、半二重でデータ通信を行うため双方がアウトプットモードとならないように、CPU11等によって制御されている。
【0014】
つぎに、たとえばICカードリーダ/ライタ20からICカード10に対して、データが正常に送信された時のICカードリーダ/ライタ20及びICカード10の動作について説明する。
【0015】
図8に示すように、データの送信側であるICカードリーダ/ライタ20は、周期T0〜T9ではアウトプットモード、周期T10及びT11ではインプットモードとなるようにCPU28によって制御されている。具体的には、
(1)T0の先頭でスタートビットを送信する。
(2)T1〜T8の各々でデータビットD0〜D7を送信する。
(3)T9でデータビットの応じて定められる「0」又は「1」を格納したパリティビットを送信する。
(4)T10,T11のタイミングでデータ再送要求信号が送信されたときにこれを受信できるようにする。
【0016】
データの受信側であるICカード10は、周期T0〜T11のすべてにおいて、インプットモードとなるようにCPU11によって制御されている。具体的には、
(1)T0でスタートビットを受信する。
(2)T1〜T8でデータビットを受信する。
(3)T9でパリティビットを受信する。
(4)T10,T11で受信したパリティビットを参照して、パリティチェックを行う。なお、ここではエラーが生じていないため、データの再送要求信号は送信されず、データビットD0〜D7内の情報がメモリ17に格納される。
【0017】
したがって、T10,T11のタイミングでは、データの送信側であるICカードリーダ/ライタ20も、データの受信側であるICカード10も、インプットモードとなり、ポート端子12,22は、カードリーダ/ライタ20側のプルアップ抵抗27によりVDDレベルに固定される。
【0018】
一方、ICカードリーダ/ライタ20からICカード10に対して、データが正常に送信されなかった時には、図9に示すように、データの送信側であるICカードリーダ/ライタ20は、周期T0〜T9ではアウトプットモード、周期T10〜T12ではインプットモードとなるようにCPU28によって制御されている。具体的には、
(1)T0でスタートビットを送信する。
(2)T1〜T8でデータビットを送信する。
(3)T9でパリティビットを送信する。
(4)T10の一部及びT11で送信されたデータ再送要求信号が受信される。
【0019】
データの受信側であるICカード10は、周期T0〜T10の途中まで及びT12でインプットモード、周期T10の途中及びT11ではアウトプットモードとなるようにCPU11によって制御されている。具体的には、
(1)T0でスタートビットを受信する。
(2)T1〜T8でデータビットを受信する。
(3)T9でパリティビットが受信される。
(4)T10を含むタイミングでパリティビットを参照することによってパリティチェックを行う。
ここではエラーが生じているため、データ再送要求信号がICカードリーダ/ライタ20へ返信される。なお、ICカードリーダ/ライタ20では、この信号を受信すると、ICカード10に対してデータを再送する。
【0020】
したがって、T10の一部,T11を除くタイミングではデータの送信側であるICカードリーダ/ライタ20も、データの受信側であるICカード10も、インプットモードであり、ポート端子12,22は、カードリーダ/ライタ20側のプルアップ抵抗27によりVDDレベルに固定される。
【0021】
以上のようなプロトコルを用いて、ICカード10とICカードリーダ/ライタ20との間でデータ通信を行っている。
【0022】
【発明が解決しようとする課題】
しかし、このようなデータ通信は、たとえば9600bpsでデータ通信を行う場合には向いているが、JAVAカードのように、たとえば1228800bpsのように高速でデータ通信を行う必要がある場合には、データの遅延速度を考慮すると不向きである。
【0023】
図10は、図8に示したフォーマットを用いてパリティービットが「1」でデータ再送要求信号の送受信がされず、且つたとえば1228800bpsでデータ通信するときの様子を示す図である。図11(b)は、図8に示したフォーマットを用いてパリティービットが「0」でデータ再送要求信号の送受信がされず、且つたとえば1228800bpsの速度でデータ通信するときの様子を示す図である。図11(a)は、図8に示したフォーマットを用いてパリティービットが「0」でデータ再送要求信号の送受信がされず、且つたとえば9600bpsでデータ通信するときの様子を示す図である。
【0024】
なお、図10,図11(a)におけるデータの転送レート、すなわち各T0〜T12の一周期はたとえば103μsとしており、上記のようにクロック信号が512パルスある。図11(b)における各T0〜T12の一周期はたとえば810nSとしており、クロック信号が4パルスある。
【0025】
図10に示すように、パリティービットが「1」の場合には、T9〜T11の期間ではデータがVDDレベルで送信され、図11(a)に示す場合と異なり格別問題は生じない。なお、パリティービットが「1」であれば、たとえば9600bpsの速度でデータ通信する場合も同様に、T9〜T11の期間ではデータがVDDレベルで送信され、格別問題は生じない。以下に説明するように、データの遅延時間によってVDDレベルになるまでの立ち上がりになまりが生じるという事態がないからである。図11に示すように、T10のタイミングでデータはポート端子22がプルアップ抵抗27を介してVDDレベルで送信されるが、そのときに、立ち上がりになまりが生じる。しかし、送信側でデータを実際にインプットするまでにVDDレベルとなるため、エラー信号の有無を正確に検出することができる。
【0026】
一方、図11(b)に示すように、高速でデータ通信を行ったときには、T10のみならず、T11でも十分にVDDレベルとならない場合がある。これでは、送信側でデータを実際にインプットするまでに完全にVDDレベルまで到達しないため、エラー信号の有無を正確に検出することができない。
【0027】
図12,図13は、図9に示す場合、すなわちパリティビットが「1」でデータ再送要求信号が送信されたときの様子を示す図である。図12には低速(たとえば9600bps)でデータ通信が行われた時の様子を示している。図13には高速(たとえば1228800bps)でデータ通信が行われた時の様子を示している。なお、図12,図13におけるデータ転送レートは、図11(a),図11(b)と同じである。
【0028】
図12,図13のいずれにおいても、T12のタイミングでVDDレベルへ向けて立ち上がる。図12の場合には、T12においてVDDレベルになる。一方、図13の場合には、T12においてVDDレベルにならない。そのため、次の通信のスタートビットの立ち下がりエッジが十分に形成されない。
【0029】
なまりの大部分はプルアップ抵抗27の抵抗値などによって生じる。プルアップ抵抗27の抵抗値は、ICカード10がICカードリーダ/ライタ20に頻繁に抜き差しされることによって増加することがある。また、ICカード10上の各端子12〜16を手でさわるなどしても抵抗は増加する。また、ICカードリーダ/ライタ20の個体差によっても抵抗値は異なっているため、このようななまりを除去することは困難である。
【0030】
なまりによる遅延時間tWは、配線などの容量をC、プルアップ抵抗27等の抵抗値をRとしたときに、以下に示すように、自然対数を用いた数式で表すことができる。
【0031】
tW=−Ln{(VDD−Vth)/VDD}×C×R (Vth=0.7×VD D)
ここで、C:30pF(ISO7816の推奨値)、R:20KΩ(ISO7816の推奨値)、VDD:5.5Vとすると、
tW=720nS
となる。このとき、図14に示すように、転送レートは103μsとなり、103μsのうち、720nSの遅延時間はさほど問題とならない。
【0032】
しかし、ICカードを4.91MHz,1228800bpsで使用する場合には、図15に示すように、1ビットの転送レートは810nSとなり、このうち720nSの遅延時間が生じた場合には、前述したようにたとえばデータ再送要求信号の検出の誤りが生じることになる。
【0033】
さらに、ICカードリーダ/ライタ20の個体差やカードを抜き差ししたことによって抵抗値Rが倍増した場合には、
tW=1.44μS
となり、最高転送速度は614400bpsに下がってしまう。
【0034】
そのため、JAVAカードのように高速でデータ通信を行う必要があるものとの間でデータ通信を行うためには、ICカードリーダ/ライタを他のICカード用とは別に用意する必要があった。しかし、2台のICカードリーダ/ライタを常備しておくのは、無駄が多く、既存のICカードリーダ/ライタを用いてJAVAカード等との間でデータ通信を行えるようにすることが望まれていた。
【0035】
そこで、本発明は、既存のICカードリーダ/ライタを用いて高速でデータ通信を行えるようにすることを課題とする。
【0036】
【課題を解決するための手段】
上記課題を解決するために、本発明は、ICカードとカードリーダライタとの間で信号線を通してデータの書き込み又は読み出しのためにデータを送受信する際に、データ送信側がデータの内容に基づくパリティをデータと共に信号線を通して送信し、データ受信側が受信データの内容及びパリティに基づいてデータの受信に誤りがあるかをどうかを検出し、誤りがあった時にデータを再送するように要求するデータ再送要求信号を送信側に返信するカードシステムにおいて、前記ICカードは、データを受信する場合に、データの受信に誤りがないことが検出された時には、前記信号線のレベルを所定時間ハイレベルとし、且つ、データの受信に誤りがあることが検出された時には、データ再送要求信号を送信した後に、前記信号線のレベルを所定時間ハイレベルとすることを特徴とする。
【0037】
また、本発明は、ICカードとカードリーダライタとの間で信号線を通してデータの書き込み又は読み出しのためにデータを送受信する際に、データ送信側がデータの内容に基づくパリティをデータと共に信号線を通して送信し、データ受信側が受信データの内容及びパリティに基づいてデータの受信に誤りがあるかをどうかを検出し、誤りがあった時にデータを再送するように要求するデータ再送要求信号を送信側に返信するカードシステムにおいて、前記ICカードは、データを送信する場合に、パリティビットの送信後に前記信号線のレベルを所定時間ハイレベルとし、且つ、データの送信が正常に完了した後に、前記信号線のレベルを所定時間ハイレベルとすることを特徴とする。
【0038】
更に、本発明は、ICカードとカードリーダライタとの間で信号線を通してデータの書き込み又は読み出しのためにデータを送受信する際に、データ送信側がデータの内容に基づくパリティをデータと共に信号線を通して送信し、データ受信側が受信データの内容及びパリティに基づいてデータの受信に誤りがあるかをどうかを検出し、誤りがあった時にデータを再送するように要求するデータ再送要求信号を送信側に返信するカードシステムに用いられるICカードにおいて、前記カードリーダライタからデータを受信する場合に、データの受信に誤りがないことが検出された時には、前記信号線のレベルを所定時間ハイレベルとし、且つ、データの受信に誤りがあることが検出された時には、データ再送要求信号を送信した後に、前記信号線のレベルを所定時間ハイレベルとすることを特徴とする。
【0039】
また、本発明は、ICカードとカードリーダライタとの間で信号線を通してデータの書き込み又は読み出しのためにデータを送受信する際に、データ送信側がデータの内容に基づくパリティをデータと共に信号線を通して送信し、データ受信側が受信データの内容及びパリティに基づいてデータの受信に誤りがあるかをどうかを検出し、誤りがあった時にデータを再送するように要求するデータ再送要求信号を送信側に返信するカードシステムに用いられるICカードにおいて、前記カードリーダライタにデータを送信する場合に、パリティビットの送信後に前記信号線のレベルを所定時間ハイレベルとし、且つ、データの送信が正常に完了した後に、前記信号線のレベルを所定時間ハイレベルとすることを特徴とする。
【0040】
また、本発明のカードリーダライタは、上記ICカードにデータの書き込み又は読み出しのためにデータを送受信することを特徴とする。
【0041】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
【0042】
図1は、本発明の実施形態のICカード10及びICカード10内の情報を読み出す又はICカード10に情報を記録するICカードリーダ/ライタ20を示す図である。ICカードリーダ/ライタ20は、各々データの入出力を行うポート端子(PORT)22と、データの入出力のタイミングを計るクロック信号を出力するクロック端子(CLOCK)23と、ICカード10内のCPU11の駆動を開始するためのリセット信号を出力するリセット端子(RESET)24と、ICカード10内のCPU11を駆動するための電力を供給する電源端子(VDD)25及びグランド端子(GND)26とを備えている。
【0043】
また、ICカードリーダ/ライタ20は、各端子22〜26に出力する各種信号を制御するCPU28と、CPU28を駆動するための電源21と、電源21とポート端子22との間に設けられたプルアップ抵抗27とを有している。さらに、ICカード10は、ICカードリーダ/ライタ20の各端子22〜26に対応する端子12〜26を備えており、各信号の入出力又は各信号を入力する。また、ICカード10は、半二重同期通信を行うためのプログラムやユーザデータを格納するメモリ17と、メモリ17内に格納されているプログラムなどを実行するためのCPU11とを有している。
【0044】
なお、本実施形態では、データ通信で使用するフォーマットを、図11,図12で説明したものとして、以下説明する。
【0045】
図2は、パリティービットが「0」であるデータを高速(たとえば1228800bps)で通信し、結果的にデータの送信にエラーがないときの様子を示す図である。図3は、パリティービットが「1」であるデータを高速(たとえば1228800bps)で通信し、結果的にデータの送信にエラーがあるときの様子を示す図である。なお、図2,図3では、ICカード10をデータの受信側、ICカードリーダ/ライタ20をデータの送信側としている。
【0046】
図2に示すようなタイミングでレベル補正を行うと、データの送信側でデータ再送要求信号の受信の有無を正しく検出できるようになる。また、図3に示すようなタイミングでレベル補正を行うと、次の通信のスタートビットの立ち下がりエッジを形成できるようになる。
【0047】
まず、図2の動作について図4(b)に示すフローチャートを用いて説明する。データの受信側であるICカード10では、スタートビットを受信したかどうかを判定する(ステップS11)。スタートビットを受信したと判定されると、ステップS12へ移行し、そうでなければステップS11を繰り返す。ステップS12では、8ビット分のデータを受信したかどうか判定される。8ビット分のデータを受信したと判定されると、ステップS13へ移行し、そうでなければステップS12を繰り返す。
【0048】
ステップS13では、パリティビットを受信する。そして、受信したパリティビットに基づいてパリティチェックを行う(ステップS14)。ここでは、データにエラーがないので(ステップ15)、クロック信号に従ってT10のたとえば3クロック目でアウトプットモードに切り替え、さらにデータをVDDレベルとして次のデータの送信を要求するために、ステップS16ではCPU11からCPU28までの信号線のレベルをたとえばVDDレベルになるように補正する(図2の楕円部分)。
【0049】
こうして、T10内でVDDレベルになるようにし、この結果、ICカードリーダ/ライタ20で実際にデータをインプットするときに、VDDレベルとなるので、データ再送要求がされなかった旨を検出することができる。
【0050】
また、T10の3クロック目でアウトプットモードに切り替えているが、理論的には、T11前に少なくとも1クロック分アウトプットモードに切り替えて、CPU11からCPU28までの信号線のレベルをたとえばVDDレベルになるように補正すればよい。しかし、たとえばデータの送信側であるICカードリーダ/ライタ20において、動作に誤差が生じてT11の1クロック目より前でデータをインプットするような場合も想定される。
【0051】
この場合には、T10のたとえば4クロック目でアウトプットモードに切り替えても、正確にデータ再送要求信号の受信の有無を検出することができない。そこで、ここではたとえば、T10の3クロック目でアウトプットモードとなるようにしている。
【0052】
さらに、図2では、図5に示すように、1クロック分アウトプットモードとしながら、CPU11からCPU28までの信号線のレベルをたとえばVDDレベルになるように補正するようにしているが、たとえば2クロック分アウトプットモードとしながら、信号線のレベルを補正するようにしてもよい。
【0053】
なお、図2に示すようにデータを送受信するように制御を行っても、ICカード10及びICカードリーダ/ライタ20の双方が同時にアウトプットモードとならないため、半二重には反しない。
【0054】
つぎに、図3の動作について図4(b)を用いて説明する。ここでも、図2における動作と同様に、ステップS11〜ステップS14が実行される。そして、ステップS15において、データの送信にエラーがあると確認されたときには、ステップS17に移行して、たとえばT10の2クロック目からT11の4クロック目までの間でデータ再送要求信号が送信される。それから、たとえばT12の1クロック目でCPU11からCPU28までの信号線のレベルをたとえばVDDレベルになるように補正される(図3の楕円部分)。
【0055】
図6は、図10に示したフォーマットを用いてパリティービットが「1」であるデータを高速(たとえば1228800bps)で通信し、結果的にデータの送信にエラーがないときの様子を示す図である。図7は、図9に示したフォーマットを用いてパリティービットが「1」であるデータを高速(たとえば1228800bps)で通信し、結果的にデータの送信にエラーがあるときの様子を示す図である。なお、図6,図7では、ICカード10をデータの送信側、ICカードリーダ/ライタ20をデータの受信側としている。
【0056】
図6,図7の動作について図4(a)を用いて説明する。図6,図7に示すように、データの送信側であるICカード10では、スタートビットを送信する(ステップS1)。つづいて、1ビット分のデータを送信する(ステップS2)。それから、8ビット分のデータを送信したかどうかの判定がされる(ステップS3)。そして、8ビット分のデータを送信したと判定されたときには、ステップS4へ移行し、そうでなければステップS2に戻る。
【0057】
ステップS4では、パリティビットを送信する。そして、パリティビットを送信した後にも、1クロック分(T10の1クロック目)アウトプットモードとして、さらにCPU11からCPU28までの信号線のレベルをたとえばVDDレベルになるように補正して(ステップS5)、VDDレベルを維持する。それからT10の2クロック目でインプットモードに切り替える。
【0058】
つづいて、データにエラーがあるかどうかを判定する(ステップS6)。そしてエラーがあると判定されればステップS1に戻り、エラーがないと判定されれば、T11のたとえば4クロック目で、アウトプットモードに移行して、再度信号線のレベルを補正することによって(ステップS7)、VDDレベルとする。なお、データにエラーがあれば、図7に示すようにデータ再送要求信号が送信される。
【0059】
データの送信側であるICカード10は、こうして、データ送信のエラーの有無に拘わらず、信号線のレベルを2回補正することによって、T10内及びT11内でデータをVDDレベルとすることによって、次の通信のスタートビットの立ち下がりエッジを作れるようにしている。なお、T10内で信号線のレベルを補正するようにしているのは、仮にパリティビットが「0」であったときに、T11の1クロック目までにVDDレベルにする趣旨であり、図4(b)のステップS16における補正と同じ目的で行っている。
【0060】
【発明の効果】
以上説明したように本発明によれば、データ再送要求信号の受信の有無を正しく検出できると共に、次の通信のスタートビットの立ち上がりエッジを形成することができる。従って、既存のICカードリーダライタを用いて高速でデータ通信を行うことができる。
【図面の簡単な説明】
【図1】ICカード及びICカード内の情報を読み出す又はICカードに情報を記録するICカードリーダ/ライタを示す図である。
【図2】パリティービットが「0」であるデータを高速(たとえば1228800bps)で通信し、結果的にデータの送信にエラーがないときの様子を示す図である。
【図3】パリティービットが「1」であるデータを高速(たとえば1228800bps)で通信し、結果的にデータの送信にエラーがあるときの様子を示す図である。
【図4】図2,図3,図5,図6の動作を示すフローチャートである。
【図5】2クロック分アウトプットモードとしながら、CPUから電源までの信号線のレベルを補正する様子を示す図である。
【図6】パリティービットが「1」であるデータを高速(たとえば1228800bps)で通信し、結果的にデータの送信にエラーがないときの様子を示す図である。
【図7】パリティービットが「1」であるデータを高速(たとえば1228800bps)で通信し、結果的にデータの送信にエラーがあるときの様子を示す図である。
【図8】データ通信が正常に行われた時の半二重同期通信に用いるデータのフォーマットを示す図である。
【図9】データ通信が正常に行われなかった時の半二重同期通信に用いるデータのフォーマットを示す図である。
【図10】パリティービットが「1」でデータ再送要求信号の送受信がされず、且つたとえば1228800bpsでデータ通信するときの様子を示す図である。
【図11】パリティービットが「0」でデータ再送要求信号の送受信がされないときの様子を示す図である。
【図12】低速(たとえば9600bps)且つパリティビットが「1」でデータ再送要求信号が送信されたときの様子を示す図である。
【図13】高速(たとえば1228800bps)且つパリティビットが「1」でデータ再送要求信号が送信されたときの様子を示す図である。
【図14】低速時のデータの転送レート及び遅延時間を示す図である。
【図15】高速時のデータの転送レート及び遅延時間を示す図である。
【符号の説明】
10 ICカード
11 CPU
12,22 ポート端子
13,23 クロック端子
14,24 リセット端子
15,25 電源端子
16,26 グランド端子
17 メモリ
20 ICカードリーダ/ライタ
21 電源
27 プルアップ抵抗
Claims (5)
- ICカードとカードリーダライタとの間で信号線を通してデータの書き込み又は読み出しのためにデータを送受信する際に、データ送信側がデータの内容に基づくパリティをデータと共に信号線を通して送信し、データ受信側が受信データの内容及びパリティに基づいてデータの受信に誤りがあるかをどうかを検出し、誤りがあった時にデータを再送するように要求するデータ再送要求信号を送信側に返信するカードシステムにおいて、
前記ICカードは、データを受信する場合に、データの受信に誤りがないことが検出された時には、前記信号線のレベルを所定時間ハイレベルとし、且つ、データの受信に誤りがあることが検出された時には、データ再送要求信号を送信した後に、前記信号線のレベルを所定時間ハイレベルとすることを特徴とするカードシステム。 - ICカードとカードリーダライタとの間で信号線を通してデータの書き込み又は読み出しのためにデータを送受信する際に、データ送信側がデータの内容に基づくパリティをデータと共に信号線を通して送信し、データ受信側が受信データの内容及びパリティに基づいてデータの受信に誤りがあるかをどうかを検出し、誤りがあった時にデータを再送するように要求するデータ再送要求信号を送信側に返信するカードシステムにおいて、
前記ICカードは、データを送信する場合に、パリティビットの送信後に前記信号線のレベルを所定時間ハイレベルとし、且つ、データの送信が正常に完了した後に、前記信号線のレベルを所定時間ハイレベルとすることを特徴とするカードシステム。 - ICカードとカードリーダライタとの間で信号線を通してデータの書き込み又は読み出しのためにデータを送受信する際に、データ送信側がデータの内容に基づくパリティをデータと共に信号線を通して送信し、データ受信側が受信データの内容及びパリティに基づいてデータの受信に誤りがあるかをどうかを検出し、誤りがあった時にデータを再送するように要求するデータ再送要求信号を送信側に返信するカードシステムに用いられるICカードにおいて、
前記カードリーダライタからデータを受信する場合に、データの受信に誤りがないことが検出された時には、前記信号線のレベルを所定時間ハイレベルとし、且つ、データの受信に誤りがあることが検出された時には、データ再送要求信号を送信した後に、前記信号線のレベルを所定時間ハイレベルとすることを特徴とするICカード。 - ICカードとカードリーダライタとの間で信号線を通してデータの書き込み又は読み出しのためにデータを送受信する際に、データ送信側がデータの内容に基づくパリティをデータと共に信号線を通して送信し、データ受信側が受信データの内容及びパリティに基づいてデータの受信に誤りがあるかをどうかを検出し、誤りがあった時にデータを再送するように要求するデータ再送要求信号を送信側に返信するカードシステムに用いられるICカードにおいて、
前記カードリーダライタにデータを送信する場合に、パリティビットの送信後に前記信号線のレベルを所定時間ハイレベルとし、且つ、データの送信が正常に完了した後に、前記信号線のレベルを所定時間ハイレベルとすることを特徴とするICカード。 - 請求項3又は請求項4に記載のICカードにデータの書き込み又は読み出しのためにデータを送受信することを特徴とするカードリーダライタ。
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