KR20020010095A - 카드 시스템, 그것에 이용하는 ｉｃ 카드 및 카드리더/라이터 - Google Patents

카드 시스템, 그것에 이용하는 ｉｃ 카드 및 카드리더/라이터 Download PDF

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후까자와히로시
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

기존의 IC 카드 리더/라이터를 이용하여 고속으로 데이터 통신을 행할 수 있 도록 한다.
IC 카드와 카드 리더/라이터 간에서 신호선을 통해 데이터의 기입 또는 판독을 위해 데이터를 송수신할 때, 데이터의 송신측이 데이터의 내용에 기초하는 패리티를 상기 데이터와 함께 상기 신호선을 통해 송신하고, 데이터의 수신측이 수신한 상기 데이터의 내용 및 상기 패리티에 기초하여 그 데이터의 수신에 오류가 있는지의 여부를 검출하여 오류가 있었을 때 그 데이터를 재송하도록 요구하는 데이터 재송 요구 신호를 송신측으로 회신하는 카드 시스템에 있어서, 상기 데이터의 수신측에서 수신한 상기 데이터의 내용 및 상기 패리티에 기초하여 그 데이터의 수신에 오류가 없는 것이 검출되었을 때, 상기 IC 카드는 데이터의 송신측에 대하여 다음 데이터를 송신하도록, 상기 신호선의 레벨을 보정한다.

Description

카드 시스템, 그것에 이용하는 ＩＣ 카드 및 카드 리더/라이터{CARD SYSTEM, IC CARD AND CARD READER/WRITER USED FOR THE CARD SYSTEM}
본 발명은 카드 시스템, 그것에 이용하는 IC 카드 및 카드 리더/라이터에 관한 것으로, 특히, JAVA 카드 등과 같이 고속으로 데이터를 송수신하는 카드를 사용할 수 있는 카드 시스템, 그것에 이용하는 IC 카드 및 카드 리더/라이터에 관한 것이다.
종래, 캐쉬 카드나 크레디트 카드 등의 대부분에는 자기 카드가 사용되고 있지만, 최근, 자기 카드의 위조가 증가하고 있어 자기 카드 대신에 IC 카드가 주목받고 있다. IC 카드는 내부의 CPU에서 암호 처리를 하기 때문에, 자기 카드에 비해 위조가 곤란하고, 또한, IC에는 많은 정보를 저장할 수 있기 때문에, 다기능인 것이 많다.
도 1은 IC 카드(10) 및 IC 카드(10) 내의 정보를 판독하는 또는 IC 카드(10)에 정보를 기록하는 IC 카드 리더/라이터(20)를 나타내는 도면이다. IC 카드 리더/라이터(20)는 각각 데이터의 입출력을 행하는 포트 단자(PORT)(22)와, 데이터의 입출력 타이밍을 재는 클럭 신호를 출력하는 클럭 단자(CLOCK)(23)와, IC카드(10) 내의 CPU(11)의 구동을 개시하기 위한 리세트 신호를 출력하는 리세트 단자(RESET)(24)와, IC 카드(10) 내의 CPU(11)를 구동하기 위한 전력을 공급하는 전원 단자(VDD)(25) 및 접지 단자(GND)(26)를 구비하고 있다.
또한, IC 카드 리더/라이터(20)는 각 단자(22∼26)로 출력하는 각종 신호를 제어하는 CPU(28)와, CPU(28)를 구동하기 위한 전원(21)과, 전원(21)과 포트 단자(22) 간에 설치된 풀 업 저항(27)을 갖고 있다. 또한, IC 카드(10)는 IC 카드 리더/라이터(20)의 각 단자(22∼26)에 대응하는 단자(12∼26)를 구비하고 있고, 각종 신호의 입출력 또는 각종 신호를 입력한다. 또한, IC 카드(10)는 반이중 동기 통신을 행하기 위한 프로그램이나 사용자 데이터를 저장하는 메모리(17)와, 메모리(17) 내에 저장되어 있는 프로그램 등을 실행하기 위한 CPU(11)를 갖고 있다.
여기서, 반이중이란 두개의 통신 기기 간에서 데이터의 전송을 교대로 행하여 쌍방향의 전송을 가능하게 하는 방식을 말한다. 한쪽이 데이터를 송신할 때는 다른쪽은 그 데이터를 수신하게 되며, 쌍방이 동시에 데이터를 송출할 수는 없다. 즉, 예를 들면 IC 카드 리더/라이터(20)로부터 데이터가 출력되고 있을 때는 IC 카드(10)는 데이터를 IC 카드 리더/라이터(20)측으로 출력할 수 없고, IC 카드 리더/라이터(20)로부터의 데이터를 수신할 뿐이다.
다음으로, 도 1의 동작에 대하여 설명한다. 우선, IC 카드 리더/라이터(20)에 IC 카드(10)가 장착되면, CPU(28)의 지시에 기초하여, 전원 단자(25, 15)를 통해 IC 카드(10) 본체에 전력 VDD가 공급된다. 구체적으로는, 전원 단자(25) 및 접지 단자(26)와 전원 단자(15) 및 접지 단자(16)가 전기적으로 접속됨으로써, CPU(11)를 구동시킬 수 있게 된다.
그 후, IC 카드 리더/라이터(20)로부터, CPU(28)의 지시에 기초하여, 리세트 단자(24)를 통해 리세트 신호가 출력된다. 그렇게 하면, IC 카드(10)에서는 리세트 단자(14)를 통해 이것을 입력한다. 이 리세트 신호는 CPU(11)에 입력된다. 이에 따라, CPU(11)는 구동을 개시할 수 있는 상태가 된다.
계속해서, IC 카드 리더/라이터(20)는, CPU(28)의 지시에 기초하여, 클럭 단자(23)를 통해 클럭 신호를 출력한다. 그렇게 하면, IC 카드(10)측에서는 이것을 클럭 단자(13)를 통해 입력하여 CPU(11)로 출력한다. 그리고, IC 카드 리더/라이터(20)는 출력하고 있는 클럭 신호에 동기시켜 데이터의 판독 요구나, IC 카드(10)에 기입하고 싶은 데이터를 포트 단자(22)를 통해 출력한다.
그렇게 하면, IC 카드(10)측에서는, CPU(11)에 의해서, 반이중 동기 통신에 의해서 수신한 상기 요구나 데이터에 기초하여 메모리(17)에 저장되어 있는 사용자 데이터를 판독하여, IC 카드 리더/라이터(20)측으로 출력하거나, IC 카드 리더/라이터(20)측으로부터 공급되는 데이터를 메모리(17)에 기입한다.
도 8, 도 9는 반이중 동기 통신에 이용하는 데이터의 포맷을 나타내는 도면이다. 도 8에는 데이터 통신이 정상적으로 행해졌을 때의 포맷, 도 9에는 데이터 통신이 정상적으로 행해지지 않았을 때의 포맷을 나타내고 있다.
도 8에 도시한 바와 같이, IC 카드 리더/라이터(20)와 IC 카드(10) 간에서는 데이터 비트를 송신하는 것을 통지하는 스타트 비트(Start Bit), 실질적으로 송수신되는 데이터인 데이터 비트 D0∼D7 및 정확하게 데이터가 전송되어 왔는지의 여부를 판단하는 패리티 비트(Parity Bit)가 송수신된다.
또한, 도 9에 도시한 바와 같이, 데이터 통신이 정상적으로 행해지지 않았을 때는, 데이터를 재송하여 받기 위해서, IC 카드 리더/라이터(20)와 IC 카드(10) 간에서 데이터 재송 요구 신호가 송수신된다. 또, 도 8, 도 9에 있어서는 각 주기 T0 등에는 클럭 신호가 예를 들면 512펄스 있고, 또한 각 데이터는 VDD레벨 또는 GND 레벨로 송수신된다.
또한, IC 카드 리더/라이터(20) 및 IC 카드(10)는 데이터를 송신하는 아웃풋 모드 또는 데이터를 수신하는 인풋 모드의 상태가 되지만, 반이중으로 데이터 통신을 행하기 위해서 쌍방이 아웃풋 모드가 되지 않도록, CPU(11) 등에 의해서 제어되고 있다.
다음으로, 예를 들면 IC 카드 리더/라이터(20)로부터 IC 카드(10)에 대하여, 데이터가 정상적으로 송신되었을 때의 IC 카드 리더/라이터(20) 및 IC 카드(10)의 동작에 대하여 설명한다.
도 8에 도시한 바와 같이, 데이터의 송신측인 IC 카드 리더/라이터(20)는 주기 T0∼T9에서는 아웃풋 모드, 주기 T10 및 T11에서는 인풋 모드가 되도록 CPU(28)에 의해서 제어되고 있다. 구체적으로는,
(1) T0의 선두에서 스타트 비트를 송신한다.
(2) T1∼T8 각각에서 데이터 비트 D0∼D7을 송신한다.
(3) T9에서 데이터 비트에 따라서 정해지는 「0」 또는 「1」을 저장한 패리티 비트를 송신한다.
(4) T10, T11의 타이밍에서 데이터 재송 요구 신호가 송신되었을 때 이것을 수신할 수 있도록 한다.
데이터의 수신측인 IC 카드(10)는 주기 T0∼T11의 전체에 있어서, 인풋 모드가 되도록 CPU(11)에 의해서 제어되고 있다. 구체적으로는,
(1) T0에서는 스타트 비트를 수신한다.
(2) T1∼T8에서 데이터 비트를 수신한다.
(3) T9에서 패리티 비트를 수신한다.
(4) T10, T11에서 수신한 패리티 비트를 참조하여, 패리티 체크를 행한다. 또, 여기서는 에러가 발생하지 않기 때문에, 데이터의 재송 요구 신호는 송신되지 않고, 데이터 비트 D0∼D7 내의 정보가 메모리(17)에 저장된다.
따라서, T10, T11의 타이밍에서는 데이터의 송신측인 IC 카드 리더/라이터(20)도, 데이터의 수신측인 IC 카드(10)도, 인풋 모드가 되고, 포트 단자(12, 22)는 카드 리더/라이터(20)측의 풀 업 저항(27)에 의해 VDD레벨로 고정된다.
한편, IC 카드 리더/라이터(20)로부터 IC 카드(10)에 대하여, 데이터가 정상적으로 송신되지 않았을 때는, 도 9에 도시한 바와 같이, 데이터의 송신측인 IC 카드 리더/라이터(20)는, 주기 T0∼T9에서는 아웃 풋 모드, 주기 T10∼T12에서는 인풋 모드가 되도록 CPU(28)에 의해서 제어되고 있다. 구체적으로는,
(1) T0에서 스타트 비트를 송신한다.
(2) T1∼T8에서 데이터 비트를 송신한다.
(3) T9에서 패리티 비트를 송신한다.
(4) T10의 일부 및 T11에서 송신된 데이터 재송 요구 신호가 수신된다.
데이터의 수신측인 IC 카드(10)는 주기 T0∼T10의 도중까지 및 T12에서 인풋 모드, 주기 T10의 도중 및 T11에서는 아웃풋 모드가 되도록 CPU(11)에 의해서 제어되고 있다. 구체적으로는,
(1) T0에서 스타트 비트를 수신한다.
(2) T1∼T8에서 데이터 비트를 수신한다.
(3) T9에서 패리티 비트가 수신된다.
(4) T10을 포함하는 타이밍에서 패리티 비트를 참조함으로써 패리티 체크를 행한다.
여기서는 에러가 발생하고 있기 때문에, 데이터 재송 요구 신호가 IC 카드 리더/라이터(20)로 회신된다. 또, IC 카드 리더/라이터(20)에서는 이 신호를 수신하면, IC 카드(10)에 대하여 데이터를 재송한다.
따라서, T10의 일부, T11을 제외한 타이밍에서는 데이터의 송신측인 IC 카드 리더/라이터(20)도, 데이터의 수신측인 IC 카드(10)도, 인풋 모드이고, 포트단자(12, 22)는 카드 리더/라이터(20)측의 풀 업 저항(27)에 의해 VDD레벨로 고정된다.
이상과 같은 프로토콜을 이용하여, IC 카드(10)와 IC 카드 리더/라이터(20) 간에서 데이터 통신을 행하고 있다.
그러나, 이러한 데이터 통신은 예를 들면 9600bps로 데이터 통신을 행하는 경우를 나타내고 있지만, JAVA 카드와 같이, 예를 들면 1228800bps와 같이 고속으로 데이터 통신을 행할 필요가 있는 경우에는 데이터의 지연 속도를 고려하면 부적합하다.
도 10은 도 8에 도시한 포맷을 이용하여 패리티 비트가 「1」로 데이터 재송요구 신호가 송수신되지 않고, 또한 예를 들면 1228800bps로 데이터 통신할 때의 모습을 나타내는 도면이다. 도 11의 (b)는 도 8에 도시한 포맷을 이용하여 패리티 비트가 「0」으로 데이터 재송 요구 신호가 송수신되지 않고, 또한 예를 들면 1228800bps의 속도로 데이터 통신할 때의 모습을 나타내는 도면이다. 도 11의 (a)는 도 8에 도시한 포맷을 이용하여 패리티 비트가 「0」으로 데이터 재송 요구 신호가 송수신되지 않고, 또한 예를 들면 9600bps로 데이터 통신할 때의 모습을 나타내는 도면이다.
또, 도 10, 도 11의 (a)에 있어서의 데이터의 전송 레이트, 즉 각 T0∼T12의 일주기는 예를 들면 103㎲로 하고, 상기한 바와 같이 클럭 신호가 512펄스 있다.도 11의 (b)에 있어서의 각 T0∼T12의 일주기는 예를 들면 810nS로 하고, 클럭 신호가 4펄스 있다.
도 10에 도시한 바와 같이, 패리티 비트가 「1」인 경우에는 T9∼T11의 기간에서는 데이터가 VDD레벨로 송신되고, 도 11의 (a)에 도시한 경우와 달리 특별한 문제는 발생하지 않는다. 또, 패리티 비트가 「1」이면, 예를 들면 9600bps의 속도로 데이터 통신하는 경우도 마찬가지로, T9∼T11의 기간에서는 데이터가 VDD레벨로 송신되고, 특별한 문제는 발생하지 않는다. 이하에 설명한 바와 같이, 데이터의 지연 시간에 의해 VDD레벨이 되기까지의 상승에 둔화가 생기는 사태가 없기 때문이다,
도 11의 (a)에 도시한 바와 같이, T10의 타이밍에서 데이터는 포트 단자(22)가 풀 업 저항(27)을 통해 VDD레벨로 송신되지만, 그 때, 상승에 둔화가 생긴다. 그러나, 송신측에서 데이터를 실제로 인풋할 때까지 VDD레벨이 되기 때문에, 에러 신호의 유무를 정확하게 검출할 수 있다.
한편, 도 11의 (b)에 도시한 바와 같이, 고속으로 데이터 통신을 행했을 때는 T10뿐만 아니라, T11에서도 충분하게 VDD레벨이 되지 않는 경우가 있다. 이것은, 송신측에서 데이터를 실제로 인풋할 때까지 완전하게 VDD레벨까지 도달하지 않기 때문에, 에러 신호의 유무를 정확하게 검출할 수 없다.
도 12, 도 13은 도 9에 도시한 경우, 즉 패리티 비트가 「1」로 데이터 재송요구 신호가 송신되었을 때의 모습을 나타내는 도면이다. 도 12에는 저속(예를 들면 9600bps)으로 데이터 통신이 행해졌을 때의 모습을 나타내고 있다. 도 13에는 고속(예를 들면 1228800bps)으로 데이터 통신이 행해졌을 때의 모습을 나타내고 있다. 또, 도 12, 도 13에 있어서의 데이터 전송 레이트는 도 11의 (a), 도 11의 (b)와 동일하다.
도 12, 도 13 모두, T12의 타이밍에서 VDD레벨을 향하여 상승한다. 도 12의 경우에는, T12에 있어서 VDD레벨이 된다. 한편, 도 13의 경우에는, T12에 있어서 VDD레벨이 되지 않는다. 그 때문에, 다음 통신의 스타트 비트의 하강 엣지가 충분하게 형성되지 않는다.
둔화의 대부분은 풀 업 저항(27)의 저항치 등에 의해서 생긴다. 풀 업 저항(27)의 저항치는 IC 카드(10)를 IC 카드 리더/라이터(20)에 빈번하게 넣고 뺌으로써 증가하는 경우가 있다. 또한, IC 카드(10) 상의 각 단자(12∼16)를 손으로 만져도 저항은 증가한다. 또한, IC 카드 리더/라이터(20)의 개체 차에 의해서도 저항치는 달라지기 때문에, 이러한 둔화를 제거하는 것은 곤란하다.
둔화에 의한 지연 시간 tW는 배선 등의 용량을 C, 풀 업 저항(27) 등의 저항치를 R로 하였을 때, 이하에 도시한 바와 같이, 자연대수를 이용한 수식으로 나타낼 수 있다.
tW=-Ln{(VDD-Vth)/VDD}×C×R (Vth=0.7×VDD)
여기서, C : 30㎊(ISO7816의 추장치), R : 20KΩ(ISO7816의 추장치), VDD : 5.5V로 하면,
tW=720nS
가 된다. 이 때, 도 14에 도시한 바와 같이, 전송 레이트는 103㎲가 되고, 103㎲ 중 720nS의 지연 시간은 그다지 문제가 되지 않는다.
그러나, IC 카드를 4.91㎒, 1228800bps로 사용하는 경우에는, 도 15에 도시한 바와 같이, 1비트의 전송 레이트는 810nS가 되고, 이 중 720nS의 지연 시간이 생긴 경우에는, 상술한 바와 같이 예를 들면 데이터 재송 요구 신호의 검출 오류가 발생하게 된다.
또한, IC 카드 리더/라이터(20)의 개체 차나 카드를 넣고 뺌으로써 저항치 R이 배증된 경우에는,
tW=1.44㎲
가 되고, 최고 전송 속도는 614400bps로 내려 가게 된다.
그 때문에, JAVA 카드와 같이 고속으로 데이터 통신을 행할 필요가 있는 것 간에서 데이터 통신을 행하기 위해서는, IC 카드 리더/라이터를 다른 IC 카드용과는 별도로 준비할 필요가 있었다. 그러나, 2대의 IC 카드 리더/라이터를 상비해 두는 것은 낭비가 많고, 기존의 IC 카드 리더/라이터를 이용하여 JAVA 카드 등 간에서 데이터 통신을 행할 수 있도록 하는 것이 바람직하다.
그래서, 본 발명은 기존의 IC 카드 리더/라이터를 이용하여 고속으로 데이터통신을 행할 수 있도록 하는 것을 과제로 한다.
도 1은 IC 카드 및 IC 카드 내의 정보를 판독하는 또는 IC 카드에 정보를 기록하는 IC 카드 리더/라이터를 나타내는 도면.
도 2는 패리티 비트가 「0」인 데이터를 고속(예를 들면 1228800bps)으로 통신하고, 결과적으로 데이터의 송신에 에러가 없을 때의 모습을 나타내는 도면.
도 3은 패리티 비트가 「1」인 데이터를 고속(예를 들면 1228800bps)으로 통신하고, 결과적으로 데이터의 송신에 에러가 있을 때의 모습을 나타내는 도면.
도 4는 도 2, 도 3, 도 5, 도 6의 동작을 나타내는 플로우차트.
도 5는 2클럭분을 아웃풋 모드로 하면서, CPU로부터 전원까지의 신호선 레벨을 보정하는 모습을 나타내는 도면.
도 6은 패리티 비트가 「1」인 데이터를 고속(예를 들면 1228800bps)으로 통신하고, 결과적으로 데이터의 송신에 에러가 없을 때의 모습을 나타내는 도면.
도 7은 패리티 비트가 「1」인 데이터를 고속(예를 들면 1228800bps)으로 통신하고, 결과적으로 데이터의 송신에 에러가 있을 때의 모습을 나타내는 도면.
도 8은 데이터 통신이 정상적으로 행해졌을 때의 반이중 동기 통신에 이용하는 데이터의 포맷을 나타내는 도면.
도 9는 데이터 통신이 정상적으로 행해지지 않았을 때의 반이중 동기 통신에 이용하는 데이터의 포맷을 나타내는 도면.
도 10은 패리티 비트가 「1」로 데이터 재송 요구 신호가 송수신되지 않고, 또한 예를 들면 1228800bps로 데이터 통신할 때의 모습을 나타내는 도면.
도 11은 패리티 비트가 「0」으로 데이터 재송 요구 신호가 송수신되지 않을 때의 모습을 나타내는 도면.
도 12는 저속(예를 들면 9600bps) 또한 패리티 비트가 「1」로 데이터 재송 요구 신호가 송신되었을 때의 모습을 나타내는 도면.
도 13은 고속(예를 들면 1228800bps) 또한 패리티 비트가 「1」로 데이터 재송 요구 신호가 송신되었을 때의 모습을 나타내는 도면.
도 14는 저속 시의 데이터 전송 레이트 및 지연 시간을 나타내는 도면.
도 15는 고속 시의 데이터의 전송 레이트 및 지연 시간을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : IC 카드
11 : CPU
12, 22 : 포트 단자
13, 23 : 클럭 단자
14, 24 : 리세트 단자
15, 25 : 전원 단자
16, 26 : 접지 단자
17 : 메모리
20 : IC 카드 리더/라이터
21 : 전원
27 : 풀 업 저항
상기 과제를 해결하기 위해서, 본 발명은 IC 카드와 카드 리더/라이터 간에서 신호선을 통해 데이터의 기입 또는 판독을 위해 데이터를 송수신할 때, 데이터의 송신측이 데이터의 내용에 기초하는 패리티를 그 데이터와 함께 상기 신호선을 통해 송신하고, 데이터의 수신측이 수신한 상기 데이터의 내용 및 상기 패리티에 기초하여 그 데이터의 수신에 오류가 있는지의 여부를 검출하여 오류가 있었을 때 그 데이터를 재송하도록 요구하는 데이터 재송 요구 신호를 송신측으로 회신하는 카드 시스템에 있어서, 상기 데이터의 수신측에서 수신한 상기 데이터의 내용 및 상기 패리티에 기초하여 그 데이터의 수신에 오류가 없는 것이 검출되었을 때, 상기 IC 카드는 데이터의 송신측에 대하여 다음 데이터를 송신하도록, 상기 신호선의 레벨을 보정하는 것을 특징으로 한다.
또한, 본 발명은 IC 카드와 카드 리더/라이터 간에서 신호선을 통해 데이터의 기입 또는 판독을 위해 데이터를 송수신할 때, 데이터의 송신측이 데이터의 내용에 기초하는 패리티를 그 데이터와 함께 상기 신호선을 통해 송신하고, 데이터의 수신측이 수신한 상기 데이터의 내용 및 상기 패리티에 기초하여 그 데이터의 수신에 오류가 있는지의 여부를 검출하여 오류가 있었을 때 그 데이터를 재송하도록 요구하는 데이터 재송 요구 신호를 송신측으로 회신하는 카드 시스템에 있어서, 상기 데이터의 수신측이 상기 데이터 재송 요구 신호를 송신한 후에, 상기 IC 카드는 데이터의 송신측에 대하여 상기 데이터를 재송하도록, 상기 신호선의 레벨을 보정하는 것을 특징으로 한다.
또한, 본 발명은 IC 카드와 카드 리더/라이터 간에서 신호선을 통해 데이터의 기입 또는 판독을 위해 데이터를 송수신할 때, 데이터의 송신측이 데이터의 내용에 기초하는 패리티를 그 데이터와 함께 상기 신호선을 통해 송신하고, 데이터의 수신측이 수신한 상기 데이터의 내용 및 상기패리티에 기초하여 그 데이터의 수신에 오류가 있는지의 여부를 검출하여 오류가 있었을 때 그 데이터를 재송하도록 요구하는 데이터 재송 요구 신호를 송신측으로 회신하는 카드 시스템에 이용되는 IC 카드에 있어서, 상기 데이터의 수신측에서 수신한 상기 데이터의 내용 및 상기 패리티에 기초하여 그 데이터의 수신에 오류가 없는 것이 검출되었을 때, 상기 IC 카드는 데이터의 송신측에 대하여 다음 데이터를 송신하도록, 상기 신호선의 레벨을 보정하는 것을 특징으로 한다.
또한, 본 발명은 IC 카드와 카드 리더/라이터 간에서 신호선을 통해 데이터의 기입 또는 판독을 위해 데이터를 송수신할 때, 데이터의 송신측이 데이터의 내용에 기초하는 패리티를 그 데이터와 함께 상기 신호선을 통해 송신하고, 데이터의 수신측이 수신한 상기 데이터의 내용 및 상기 패리티에 기초하여 그 데이터의 수신에 오류가 있는지의 여부를 검출하여 오류가 있었을 때 그 데이터를 재송하도록 요구하는 데이터 재송 요구 신호를 송신측으로 회신하는 카드 리더/라이터에 이용되는 IC 카드에 있어서, 상기 데이터의 수신측이 상기 데이터 재송 요구 신호를 송신한 후에, 상기 IC 카드는 데이터의 송신측에 대하여 상기 데이터를 재송하도록, 상기 신호선의 레벨을 보정하는 것을 특징으로 한다.
또한, 본 발명의 카드 리더/라이터는 상기 IC 카드에 데이터의 기입 또는 판독을 위한 데이터를 송수신하는 것을 특징으로 한다.
<실시예>
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
도 1은 본 발명의 실시예의 IC 카드(10) 및 IC 카드(10) 내의 정보를 판독하는 또는 IC 카드(10)에 정보를 기록하는 IC 카드 리더/라이터(20)를 나타내는 도면이다. IC 카드 리더/라이터(20)는 각각 데이터의 입출력을 행하는 포트 단자(PORT)(22)와, 데이터의 입출력 타이밍을 재는 클럭 신호를 출력하는 클럭 단자(CLOCK)(23)와, IC 카드(10) 내의 CPU(11)의 구동을 개시하기 위한 리세트 신호를 출력하는 리세트 단자(RESET)(24)와, IC 카드(10) 내의 CPU(11)를 구동하기 위한 전력을 공급하는 전원 단자(VDD)(25)와, 접지 단자(GND)(26)를 구비하고 있다.
또한, IC 카드 리더/라이터(20)는 각 단자(22∼26)에 출력하는 각종 신호를 제어하는 CPU(28)와, CPU(28)를 구동하기 위한 전원(21)과, 전원(21)과 포트 단자(22) 간에 설치된 풀 업 저항(27)을 갖고 있다. 또한, IC 카드(10)는 IC 카드 리더/라이터(20)의 각 단자(22∼26)에 대응하는 단자(12∼26)를 구비하고 있고, 각 신호의 입출력 또는 각 신호를 입력한다. 또한, IC 카드(10)는 반이중 동기 통신을 행하기 위한 프로그램이나 사용자 데이터를 저장하는 메모리(17)와, 메모리(17) 내에 저장되어 있는 프로그램 등을 실행하기 위한 CPU(11)를 갖고 있다.
또, 본 실시예에서는, 데이터 통신에서 사용하는 포맷을 도 11, 도 12에서설명한 것으로서, 이하 설명한다.
도 2는 패리티 비트가 「0」인 데이터를 고속(예를 들면 1228800bps)으로 통신하고, 결과적으로 데이터의 송신에 에러가 없을 때의 모습을 나타내는 도면이다. 도 3은 패리티 비트가 「1」인 데이터를 고속(예를 들면 1228800bps)으로 통신하고, 결과적으로 데이터의 송신에 에러가 있을 때의 모습을 나타내는 도면이다. 또, 도 2, 도 3에서는 IC 카드(10)를 데이터의 수신측, IC 카드 리더/라이터(20)를 데이터의 송신측으로 하고 있다.
도 2에 도시한 바와 같은 타이밍에서 레벨 보정을 행하면, 데이터의 송신측에서 데이터 재송 요구 신호의 수신 유무를 정확하게 검출할 수 있게 된다. 또한, 도 3에 도시한 바와 같은 타이밍에서 레벨 보정을 행하면, 다음 통신의 스타트 비트의 하강 엣지를 형성할 수 있게 된다.
우선, 도 2의 동작에 대하여 도 4의 (b)에 도시한 플로우차트를 이용하여 설명한다. 데이터의 수신측인 IC 카드(10)에서는 스타트 비트를 수신하였는지의 여부를 판정한다(단계 S11). 스타트 비트를 수신하였다고 판정되면, 단계 S12로 이행하고, 그렇지 않으면 단계 S11을 반복한다. 단계 S12에서는 8비트분의 데이터를 수신하였는지의 여부가 판정된다. 8비트분의 데이터를 수신하였다고 판정되면, 단계 S13으로 이행하고, 그렇지 않으면 단계 S12를 반복한다.
단계 S13에서는 패리티 비트를 수신한다. 그리고, 수신한 패리티 비트에 기초하여 패리티 체크를 행한다(단계 S14). 여기서는, 데이터에 에러가 없기 때문에(단계 15), 클럭 신호에 따라서 T10의 예를 들면 3클럭째에서 아웃풋 모드로전환하고, 또한 데이터를 VDD레벨로 하여 다음 데이터의 송신을 요구하기 위해서, 단계 S16에서는 CPU(11)로부터 CPU(28)까지의 신호선의 레벨을 예를 들면 VDD레벨이 되도록 보정한다(도 2의 타원 부분).
이렇게 해서, T10 내에서 VDD레벨이 되도록 하고, 이 결과, IC 카드 리더/라이터(20)에서 실제로 데이터를 인풋할 때, VDD레벨이 되기 때문에, 데이터 재송 요구가 행해지지 않았던 것을 검출할 수 있다.
또한, T10의 3클럭째에서 아웃풋 모드로 전환하고 있지만, 이론적으로는, T11 전에 적어도 1클럭분 아웃풋 모드로 전환하여 CPU(11)로부터 CPU(28)까지의 신호선의 레벨을 예를 들면 VDD레벨이 되도록 보정하면 좋다. 그러나, 예를 들면 데이터의 송신측인 IC 카드 리더/라이터(20)에 있어서, 동작에 오차가 생겨 T11의 1클럭째보다 전으로 데이터를 인풋하는 경우도 상정된다.
이 경우에는, T10의 예를 들면 4클럭째에서 아웃풋 모드로 전환하여도 정확하게 데이터 재송 요구 신호의 수신 유무를 검출할 수 없다. 그래서, 여기서는 예를 들면, T10의 3클럭째에서 아웃풋 모드가 되도록 하고 있다.
또한, 도 2에서는, 도 5에 도시한 바와 같이, 1클럭분 아웃풋 모드로 하면서, CPU(11)로부터 CPU(28)까지의 신호선의 레벨을 예를 들면 VDD레벨이 되도록 보정하고 있지만, 예를 들면 2클럭분 아웃풋 모드로 하면서 신호선의 레벨을 보정하도록 해도 좋다.
또, 도 2에 도시한 바와 같이 데이터를 송수신하도록 제어를 행하여도 IC 카드(10) 및 IC 카드 리더/라이터(20)의 쌍방이 동시에 아웃풋 모드로 되지 않기 때문에, 반이중에는 어긋나지 않는다.
다음으로, 도 3의 동작에 대하여 도 4의 (b) 를 이용하여 설명한다. 여기서도, 도 2에 있어서의 동작과 마찬가지로, 단계 S11∼단계 S14가 실행된다. 그리고, 단계 S15에 있어서, 데이터 송신에 에러가 있다라고 확인되었을 때는 단계 S17로 이행하여, 예를 들면 T10의 2클럭째부터 T11의 4클럭째까지 동안에 데이터 재송 요구 신호가 송신된다. 그리고, 예를 들면 T12의 1클럭째에서 CPU(11)로부터 CPU(28)까지의 신호선의 레벨을 예를 들면 VDD레벨이 되도록 보정된다(도 3의 타원 부분).
도 6은 도 10에 도시한 포맷을 이용하여 패리티 비트가 「1」인 데이터를 고속(예를 들면 1228800bps)으로 통신하고, 결과적으로 데이터의 송신에 에러가 없을 때의 모습을 나타내는 도면이다. 도 7은 도 9에 도시한 포맷을 이용하여 패리티 비트가 「1」인 데이터를 고속(예를 들면 1228800bps)으로 통신하고, 결과적으로 데이터의 송신에 에러가 있을 때의 모습을 나타내는 도면이다. 또, 도 6, 도 7에서는 IC 카드(10)를 데이터의 송신측, IC 카드 리더/라이터(20)를 데이터의 수신측으로 하고 있다.
도 6, 도 7의 동작에 대하여 도 4의 (a)를 이용하여 설명한다. 도 6, 도 7에 도시한 바와 같이, 데이터의 송신측인 IC 카드(10)에서는 스타트 비트를 송신한다(단계 S1). 계속해서, 1비트분의 데이터를 송신한다(단계 S2). 그리고, 8비트분의 데이터를 송신하였는지의 여부가 판정된다(단계 S3). 그리고, 8비트분의 데이터를 송신하였다고 판정되었을 때는 단계 S4로 이행하고, 그렇지 않으면 단계 S2로 되돌아간다.
단계 S4에서는 패리티 비트를 송신한다. 그리고, 패리티 비트를 송신한 후에도, 1클럭분(T10의 1클럭째) 아웃풋 모드로 하여, 또한 CPU(11)로부터 CPU(28)까지의 신호선의 레벨을 예를 들면 VDD레벨이 되도록 보정하여(단계 S5), VDD레벨을 유지한다. 그리고 T10의 2클럭째에서 인풋 모드로 전환한다.
계속해서, 데이터에 에러가 있는지의 여부를 판정한다(단계 S6). 그리고 에러가 있다고 판정되면 단계 S1로 되돌아가고, 에러가 없다고 판정되면, T11의 예를 들면 4클럭째에서 아웃풋 모드로 이행하여 재차 신호선의 레벨을 보정함으로써(단계 S7), VDD레벨로 한다. 또, 데이터에 에러가 있으면, 도 7에 도시한 바와 같이 데이터 재송 요구 신호가 송신된다.
데이터의 송신측인 IC 카드(10)는 이렇게 해서 데이터 송신의 에러 유무에 상관없이 신호선의 레벨을 2회 보정함으로써, T10 내 및 T11 내에서 데이터를 VDD레벨로 함으로써, 다음 통신의 스타트 비트의 하강 엣지를 만들 수 있도록 하고 있다. 또, T10 내에서 신호선의 레벨을 보정하도록 하고 있는 것은, 만일 패리티 비트가 「0」이었을 때, T11의 1클럭째까지 VDD레벨로 하는 취지이며, 도 4의 (b)의 단계 S16에 있어서의 보정과 동일한 목적으로 행하고 있다.
이상, 설명한 바와 같이, 본 발명에 의하면, 데이터의 수신측이 데이터 재송 요구 신호를 송신한 후에, IC 카드측은 데이터의 송신측에 대하여 데이터를 송신하도록 신호선의 레벨을 보정하기 때문에, 예를 들면 VDD레벨로 한 상태에서 데이터 재송 요구 신호를 송수신할 수 있고, 이 신호가 잘못 수신되지 않도록 할 수 있다.
또한, 본 발명에 의하면, 데이터의 수신측이 데이터 재송 요구 신호를 송신한 후에, IC 카드측은 데이터의 송신측에 대하여, 정확하게 송수신할 수 없었던 데이터를 송신하도록 신호선의 레벨을 보정하기 때문에, 재차 그 데이터를 송신하는 것이 가능해진다.

Claims (7)

  1. IC 카드와 카드 리더/라이터 간에서 신호선을 통해 데이터의 기입 또는 판독을 위해 데이터를 송수신할 때, 데이터의 송신측이 데이터의 내용에 기초하는 패리티를 상기 데이터와 함께 상기 신호선을 통해 송신하고, 데이터의 수신측이 수신한 상기 데이터의 내용 및 상기 패리티에 기초하여 상기 데이터의 수신에 오류가 있는지의 여부를 검출하여 오류가 있었을 때 상기 데이터를 재송하도록 요구하는 데이터 재송 요구 신호를 송신측으로 회신하는 카드 시스템에 있어서,
    상기 데이터의 수신측에서 수신한 상기 데이터의 내용 및 상기 패리티에 기초하여 상기 데이터의 수신에 오류가 없는 것이 검출되었을 때, 상기 IC 카드는 데이터의 송신측에 대하여 다음 데이터를 송신하도록 상기 신호선의 레벨을 보정하는 것을 특징으로 하는 카드 시스템.
  2. IC 카드와 카드 리더/라이터 간에서 신호선을 통해 데이터의 기입 또는 판독을 위해 데이터를 송수신할 때, 데이터의 송신측이 데이터의 내용에 기초하는 패리티를 상기 데이터와 함께 상기 신호선을 통해 송신하고, 데이터의 수신측이 수신한 상기 데이터의 내용 및 상기 패리티에 기초하여 상기 데이터의 수신에 오류가 있는지의 여부를 검출하여 오류가 있었을 때 상기 데이터를 재송하도록 요구하는 데이터 재송 요구 신호를 송신측으로 회신하는 카드 시스템에 있어서,
    상기 데이터의 수신측이 상기 데이터 재송 요구 신호를 송신한 후에, 상기IC 카드는 데이터의 송신측에 대하여 상기 데이터를 재송하도록 상기 신호선의 레벨을 보정하는 것을 특징으로 하는 카드 시스템.
  3. 제1항에 있어서,
    상기 IC 카드가 상기 데이터의 수신측인 경우, 상기 패리티를 수신하고 나서 상기 데이터의 수신측에서 상기 데이터 재송 요구 신호를 수신하는 시간까지 상기 신호선의 레벨을 보정하는 것을 특징으로 하는 카드 시스템.
  4. 제2항에 있어서,
    상기 IC 카드가 상기 데이터의 송신측인 경우, 미리 정해진 타이밍에서 다음 데이터를 송신하기 전에 상기 신호선의 레벨을 보정하는 것을 특징으로 하는 카드 시스템.
  5. IC 카드와 카드 리더/라이터 간에서 신호선을 통해 데이터의 기입 또는 판독을 위해 데이터를 송수신할 때, 데이터의 송신측이 데이터의 내용에 기초하는 패리티를 상기 데이터와 함께 상기 신호선을 통해 송신하고, 데이터의 수신측이 수신한 상기 데이터의 내용 및 상기 패리티에 기초하여 상기 데이터의 수신에 오류가 있는지의 여부를 검출하여 오류가 있었을 때 상기 데이터를 재송하도록 요구하는 데이터 재송 요구 신호를 송신측으로 회신하는 카드 시스템에 이용되는 IC 카드에 있어서,
    상기 데이터의 수신측에서 수신한 상기 데이터의 내용 및 상기 패리티에 기초하여 상기 데이터의 수신에 오류가 없는 것이 검출되었을 때, 상기 IC 카드는 데이터의 송신측에 대하여 다음 데이터를 송신하도록 상기 신호선의 레벨을 보정하는 것을 특징으로 하는 IC 카드.
  6. IC 카드와 카드 리더/라이터 간에서 신호선을 통해 데이터의 기입 또는 판독을 위한 데이터를 송수신할 때, 데이터의 송신측이 데이터의 내용에 기초하는 패리티를 상기 데이터와 함께 상기 신호선을 통해 송신하고, 데이터의 수신측이 수신한 상기 데이터의 내용 및 상기 패리티에 기초하여 상기 데이터의 수신에 오류가 있는지의 여부를 검출하여 오류가 있었을 때 상기 데이터를 재송하도록 요구하는 데이터 재송 요구 신호를 송신측으로 회신하는 카드 시스템에 이용되는 IC 카드에 있어서,
    상기 데이터의 수신측이 상기 데이터 재송 요구 신호를 송신한 후에, 상기 IC 카드는 데이터의 송신측에 대하여 상기 데이터를 재송하도록 상기 신호선의 레벨을 보정하는 것을 특징으로 하는 IC 카드.
  7. 제5항 또는 제6항에 기재된 IC 카드에 데이터의 기입 또는 판독을 위해 데이터를 송수신하는 것을 특징으로 하는 카드 리더/라이터.
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