JP4276981B2 - シリアル通信装置、その通信方法及びそのシリアル通信装置を使用したシステム装置 - Google Patents

シリアル通信装置、その通信方法及びそのシリアル通信装置を使用したシステム装置 Download PDF

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Description

本発明は、シリアル通信を行うシリアル通信装置、その通信方法及びそのシリアル通信装置を使用したシステム装置に関し、特に半二重通信によるシリアル通信を行うシリアル通信装置、その通信方法及びそのシリアル通信装置を使用したシステム装置に関する。
デジタル信号をシリアル通信で伝送する方法は従来から様々な方法が知られているが、その中で代表的なものを図１７〜図２０に示している。
図１７において、データ信号ＳｄＡは、最も一般的な信号であり、データを信号レベルでそのまま示し、各データの区切りを示した同期信号ＳａＡを用いてデータ信号ＳｄＡからデータを抽出している。このような方式では、データ信号と同期信号の２つの信号が必要であった。
次に、図１８において、データ信号ＳｄＢは、パルス幅変調された信号であり、信号間隔は一定であるが、データが「０」のときと「１」のときで、パルス幅を変えている。この方式では、符号の間隔が問題になるだけで容易に非同期動作を行わせることができる（例えば、特許文献１〜７参照。）。また、図１９において、データ信号ＳｄＣは、パルスの時間的な位置を変えたパルス位置変調方式の信号であり、時間基準である同期信号ＳａＣによってデータがサンプリングされている。図２０において、データ信号ＳｄＤは、赤外線リモコン等で使用されている信号であり、上記のパルス幅変調とパルス位置変調を合わせた信号である。ただし、データ間隔は等間隔ではなく、非同期信号であり同期信号は不要である。
図２１は、半二重通信を行うシリアル通信装置の従来例を示した概略のブロック図である。図２１のシリアル通信装置２００において、マスター側送受信回路２０１は、マスター側送信回路部２０２とマスター側受信回路部２０３と送信権制御を行うマスター側スイッチ部２０４とを備えている。同様に、スレーブ側送受信回路２０５は、スレーブ側送信回路部２０６とスレーブ側受信回路部２０７と送信権制御を行うスレーブ側スイッチ部２０８とを備えている。マスター側送信回路部２０２とスレーブ側送信回路部２０６は基本的に同じものであり、マスター側受信回路部２０３とスレーブ側受信回路部２０７は基本的には同じものである。
ここで、送信権がマスター側送受信回路２０１にある場合、データは、マスター側送受信回路２０１のマスター側送信回路部２０２からスレーブ側送受信回路のスレーブ側受信回路部２０７へ伝送される。また、送信権がスレーブ側送受信回路２０５に移ると、データはスレーブ側送受信回路２０５のスレーブ側送信回路部２０７からマスター側送受信回路２０１のマスター側受信回路部２０３へ伝送される。
米国特許第６９８０６６号明細書 米国特許第５８６２３５４号明細書 米国特許第５９７８９２７号明細書 米国特許第６１０８７５１号明細書 米国特許第６２３９７３２号明細書 米国特許第６４１２０７２号明細書 米国特許第５８０３５１８号明細書
しかし、前述したように、従来は、データ信号の他に同期信号が必要であったり、同期信号が不要であっても、データからデータ信号を生成する、逆に、データ信号からデータを抽出するときの回路が複雑であったりした。更に、半二重通信を行うには、スレーブ側でも、マスター側と同様の回路が必要であり、送受信を切り替えるための切り替え手段が必要であるため、回路規模が大きくなり回路スペースやコストの増大を招いていた。
本発明は、上記のような問題を解決するためになされたものであり、同期信号が不要で、マスター側及びスレーブ側の各送受信回路を簡単な回路でそれぞれ構成することができ、スレーブ側の回路負担を少なくして、送受信の切り替え手段が不要な、小型で安価なシリアル通信装置、その通信方法及びそのシリアル通信装置を使用したシステム装置を得ることを目的とする。
この発明に係るシリアル通信装置は、第１の送受信回路と少なくとも１つの第２の送受信回路とが１つの伝送路で接続され、該第１及び第２の各送受信回路間で半二重通信によるシリアル通信を行うシリアル通信装置において、
前記第１の送受信回路は、前記第２の送受信回路に出力する２値の第１送信用データに応じて、外部から入力された２値のクロック信号における所定の第１信号レベルの期間に該第１信号レベルと相反する第２信号レベルの第１重畳パルスを重畳させて生成したシリアルデータ信号ＤＡＴＡを前記伝送路に出力し、
前記第２の送受信回路は、前記第１の送受信回路に出力する２値の第２送信用データに応じて、前記伝送路から入力された前記シリアルデータ信号ＤＡＴＡにおける前記クロック信号の第２信号レベルに相当する期間に第１信号レベルの第２重畳パルスを重畳させるものである。
また、前記第１の送受信回路は、
前記クロック信号に対して第１信号レベルの期間に前記第１重畳パルスを重畳させて前記シリアルデータ信号ＤＡＴＡを生成し前記伝送路に出力する第１の送信回路部と、
前記シリアルデータ信号ＤＡＴＡから前記第２重畳パルスを抽出し前記第２送信用データの抽出を行う第１の受信回路部と、
を備えるようにした。
また、前記第２の送受信回路は、
前記クロック信号における第２信号レベルの期間に相当する前記シリアルデータ信号ＤＡＴＡの期間に前記第２重畳パルスを重畳させて前記伝送路に送信する第２の送信回路部と、
前記第１の送受信回路から入力されたシリアルデータ信号ＤＡＴＡから前記第１重畳パルスを抽出し前記第１送信用データの抽出を行う第２の受信回路部と、
を備えるようにした。
具体的には、前記第１の送信回路部は、所定の起点より始まるパルス幅Ｔ３の前記クロック信号の第１信号レベルの期間に、該起点から時間Ｔ２が経過した時点で、前記第２信号レベルのパルス幅Ｔ１の前記第１重畳パルスを重畳させて前記シリアルデータ信号ＤＡＴＡにおける１ビット分の所定の２値のレベルを表すと共に、前記起点から時間Ｔ２が経過した時点で、前記第１重畳パルスがない場合は、前記シリアルデータ信号ＤＡＴＡにおける１ビット分の他の２値のレベルを表し、更に前記パルス幅Ｔ１とパルス幅Ｔ３及び時間Ｔ２がＴ１＜Ｔ２＜Ｔ３でかつ（Ｔ１＋Ｔ２）＜Ｔ３の関係が成り立つように、前記シリアルデータ信号ＤＡＴＡを生成して１ビットずつ連続してデータを出力するシリアル通信を行うようにした。
また、前記第２の送信回路部は、所定の起点より始まるパルス幅Ｔ３の前記クロック信号の第２信号レベルに相当する前記シリアルデータ信号ＤＡＴＡにおける第２信号レベルの期間に、該起点から時間Ｔ２が経過した時点で、前記第１信号レベルのパルス幅Ｔ１の前記第２重畳パルスを重畳させて前記シリアルデータ信号ＤＡＴＡにおける１ビット分の所定の２値のレベルを表すと共に、前記起点から時間Ｔ２が経過した時点で、前記第２重畳パルスがない場合は、前記シリアルデータ信号ＤＡＴＡにおける１ビット分の他の２値のレベルを表し、更に前記パルス幅Ｔ１とパルス幅Ｔ３及び時間Ｔ２がＴ１＜Ｔ２＜Ｔ３でかつ（Ｔ１＋Ｔ２）＜Ｔ３の関係が成り立つように、前記シリアルデータ信号ＤＡＴＡを生成して１ビットずつ連続してデータを出力するシリアル通信を行うようにした。
また、前記第１の送信回路部は、
入力された前記クロック信号を時間Ｔ２だけ遅延させて出力する第１のＴ２遅延回路部と、
該第１のＴ２遅延回路部の出力信号を時間Ｔ１だけ遅延させて出力する第１のＴ１遅延回路部と、
前記第１のＴ２遅延回路部の出力信号と該第１のＴ１遅延回路部の出力信号から、パルス幅Ｔ１の前記第１重畳パルスを生成して出力する第１重畳パルス生成回路部と、
前記クロック信号に、該第１重畳パルス生成回路部から出力された第１重畳パルスを前記第１送信用データに応じて重畳させて、順次１ビット分のデータ信号を生成して前記シリアルデータ信号ＤＡＴＡを生成し前記伝送路に出力する第１の出力信号生成回路部と、
を備えるようにした。
また、前記第１の受信回路部は、
受信したシリアルデータ信号ＤＡＴＡを時間（Ｔ１＋Ｔ２）以上である時間Ｔ４だけ遅延させて出力する第１のＴ４遅延回路部と、
該第１のＴ４遅延回路部から出力された信号を所定の時間遅延させて出力する第１の入力信号遅延回路部と、
前記受信したシリアルデータ信号ＤＡＴＡと、該第１の入力信号遅延回路部の出力信号とから、前記第２送信用データを抽出して出力する第１のデータ抽出回路部と、
を備えるようにした。
また、前記第２の受信回路部は、
受信したシリアルデータ信号ＤＡＴＡを時間（Ｔ１＋Ｔ２）以上である時間Ｔ４だけ遅延させて出力する第２のＴ４遅延回路部と、
該第２のＴ４遅延回路部から出力された信号を所定の時間遅延させて出力する第２の入力信号遅延回路部と、
前記受信したシリアルデータ信号ＤＡＴＡ及び該第２の入力信号遅延回路部の出力信号から、前記第１送信用データを抽出して出力する第２のデータ抽出回路部と、
を備えるようにした。
また、前記第２の送信回路部は、
受信した前記シリアルデータ信号ＤＡＴＡを時間Ｔ２だけ遅延させて出力する第２のＴ２遅延回路部と、
該第２のＴ２遅延回路部の出力信号を時間Ｔ１だけ遅延させて出力する第２のＴ１遅延回路部と、
前記第２のＴ２遅延回路部の出力信号と該第２のＴ１遅延回路部の出力信号から、パルス幅Ｔ１の前記第２重畳パルスを生成して出力する第２重畳パルス生成回路部と、
受信したシリアルデータ信号ＤＡＴＡにおける前記クロック信号の第２信号レベルに相当する期間に、該第２重畳パルス生成回路部から出力された前記第２重畳パルスを前記第２送信用データに応じて重畳させて、順次１ビット分のデータ信号を生成して前記シリアルデータ信号ＤＡＴＡを生成し前記伝送路に出力する第２の出力信号生成回路部と、
を備えるようにした。
また、前記第１の出力信号生成回路部は、前記シリアルデータ信号ＤＡＴＡが第２信号レベルの期間、出力端をハイインピーダンス状態にするようにした。
この場合、前記第１の出力信号生成回路部は、前記伝送路がプルダウン抵抗でプルダウンされている場合、前記シリアルデータ信号ＤＡＴＡの立ち下がり時に該プルダウン抵抗を所定の時間短絡させるようにする。
また、前記第１の出力信号生成回路部は、前記伝送路がプルアップ抵抗でプルアップされている場合、前記シリアルデータ信号ＤＡＴＡの立ち上がり時に該プルアップ抵抗を所定の時間短絡させるようにしてもよい。
また、前記第２の出力信号生成回路部は、前記シリアルデータ信号ＤＡＴＡが第１信号レベルの期間、出力端をハイインピーダンス状態にするようにした。
この場合、前記第２の出力信号生成回路部は、前記伝送路がプルダウン抵抗でプルダウンされている場合、前記シリアルデータ信号ＤＡＴＡの立ち下がり時に該プルダウン抵抗を所定の時間短絡させるようにする。
また、前記第２の出力信号生成回路部は、前記伝送路がプルアップ抵抗でプルアップされている場合、前記シリアルデータ信号ＤＡＴＡの立ち上がり時に該プルアップ抵抗を所定の時間短絡させるようにしてもよい。
また、この発明に係るシリアル通信方法は、第１の送受信回路と少なくとも１つの第２の送受信回路とが１つの伝送路で接続され、該第１及び第２の各送受信回路間で半二重通信によるシリアル通信を行うシリアル通信装置のシリアル通信方法において、
前記第２の送受信回路に出力する２値の第１送信用データに応じて、外部から入力された２値のクロック信号における所定の第１信号レベルの期間に該第１信号レベルと相反する第２信号レベルの第１重畳パルスを重畳させて生成したシリアルデータ信号ＤＡＴＡを前記伝送路に出力し、
前記第１の送受信回路に出力する２値の第２送信用データに応じて、前記伝送路から入力された前記シリアルデータ信号ＤＡＴＡにおける前記クロック信号の第２信号レベルに相当する期間に第１信号レベルの第２重畳パルスを重畳させるようにした。
具体的には、所定の起点より始まるパルス幅Ｔ３の前記クロック信号の第１信号レベルの期間に、該起点から時間Ｔ２が経過した時点で、前記第２信号レベルのパルス幅Ｔ１の前記第１重畳パルスを重畳させて前記シリアルデータ信号ＤＡＴＡにおける１ビット分の所定の２値のレベルを表すと共に、前記起点から時間Ｔ２が経過した時点で、前記第１重畳パルスがない場合は、前記シリアルデータ信号ＤＡＴＡにおける１ビット分の他の２値のレベルを表し、更に前記パルス幅Ｔ１とパルス幅Ｔ３及び時間Ｔ２がＴ１＜Ｔ２＜Ｔ３でかつ（Ｔ１＋Ｔ２）＜Ｔ３の関係が成り立つように、前記シリアルデータ信号ＤＡＴＡを生成して１ビットずつ連続してデータを出力するシリアル通信を行うようにした。
また、所定の起点より始まるパルス幅Ｔ３の前記クロック信号の第２信号レベルに相当する前記シリアルデータ信号ＤＡＴＡにおける第２信号レベルの期間に、該起点から時間Ｔ２が経過した時点で、前記第１信号レベルのパルス幅Ｔ１の前記第２重畳パルスを重畳させて前記シリアルデータ信号ＤＡＴＡにおける１ビット分の所定の２値のレベルを表すと共に、前記起点から時間Ｔ２が経過した時点で、前記第２重畳パルスがない場合は、前記シリアルデータ信号ＤＡＴＡにおける１ビット分の他の２値のレベルを表し、更に前記パルス幅Ｔ１とパルス幅Ｔ３及び時間Ｔ２がＴ１＜Ｔ２＜Ｔ３でかつ（Ｔ１＋Ｔ２）＜Ｔ３の関係が成り立つように、前記シリアルデータ信号ＤＡＴＡを生成して１ビットずつ連続してデータを出力するシリアル通信を行うようにした。
また、この発明に係るシステム装置は、ホスト装置に接続された第１の送受信回路と、該ホスト装置と通信を行う所定の機能を有したスレーブ装置に対応して接続された少なくとも１つの第２の送受信回路とが１つの伝送路で接続され、該第１及び第２の各送受信回路間で半二重通信によるシリアル通信を行うシリアル通信装置を備えたシステム装置において、
前記シリアル通信装置の第１の送受信回路は、前記ホスト装置から前記スレーブ装置に送信する２値の第１送信用データに応じて、前記ホスト装置から入力された２値のクロック信号における所定の第１信号レベルの期間に該第１信号レベルと相反する第２信号レベルの第１重畳パルスを重畳させて生成したシリアルデータ信号ＤＡＴＡを前記伝送路を介して前記第２の送受信回路に出力し、
前記シリアル通信装置の第２の送受信回路は、対応する前記スレーブ装置から前記ホスト装置に送信する２値の第２送信用データに応じて、前記第１の送受信回路から入力された前記シリアルデータ信号ＤＡＴＡにおける前記クロック信号の第２信号レベルに相当する期間に第１信号レベルの第２重畳パルスを重畳させるものである。
具体的には、前記第１の送受信回路は、
前記クロック信号に対して第１信号レベルの期間に前記第１重畳パルスを重畳させて前記シリアルデータ信号ＤＡＴＡを生成し前記伝送路に出力する第１の送信回路部と、
前記シリアルデータ信号ＤＡＴＡから前記第２重畳パルスを抽出し前記第２送信用データの抽出を行う第１の受信回路部と、
を備えるようにした。
また、前記第２の送受信回路は、
前記クロック信号における第２信号レベルの期間に相当する前記シリアルデータ信号ＤＡＴＡの期間に前記第２重畳パルスを重畳させて前記伝送路に送信する第２の送信回路部と、
前記第１の送受信回路から入力されたシリアルデータ信号ＤＡＴＡから前記第１重畳パルスを抽出し前記第１送信用データの抽出を行う第２の受信回路部と、
を備えるようにした。
具体的には、前記第１の送信回路部は、所定の起点より始まるパルス幅Ｔ３の前記クロック信号の第１信号レベルの期間に、該起点から時間Ｔ２が経過した時点で、前記第２信号レベルのパルス幅Ｔ１の前記第１重畳パルスを重畳させて前記シリアルデータ信号ＤＡＴＡにおける１ビット分の所定の２値のレベルを表すと共に、前記起点から時間Ｔ２が経過した時点で、前記第１重畳パルスがない場合は、前記シリアルデータ信号ＤＡＴＡにおける１ビット分の他の２値のレベルを表し、更に前記パルス幅Ｔ１とパルス幅Ｔ３及び時間Ｔ２がＴ１＜Ｔ２＜Ｔ３でかつ（Ｔ１＋Ｔ２）＜Ｔ３の関係が成り立つように、前記シリアルデータ信号ＤＡＴＡを生成して１ビットずつ連続してデータを出力するシリアル通信を行うようにした。
また、前記第２の送信回路部は、所定の起点より始まるパルス幅Ｔ３の前記クロック信号の第２信号レベルに相当する前記シリアルデータ信号ＤＡＴＡにおける第２信号レベルの期間に、該起点から時間Ｔ２が経過した時点で、前記第１信号レベルのパルス幅Ｔ１の前記第２重畳パルスを重畳させて前記シリアルデータ信号ＤＡＴＡにおける１ビット分の所定の２値のレベルを表すと共に、前記起点から時間Ｔ２が経過した時点で、前記第２重畳パルスがない場合は、前記シリアルデータ信号ＤＡＴＡにおける１ビット分の他の２値のレベルを表し、更に前記パルス幅Ｔ１とパルス幅Ｔ３及び時間Ｔ２がＴ１＜Ｔ２＜Ｔ３でかつ（Ｔ１＋Ｔ２）＜Ｔ３の関係が成り立つように、前記シリアルデータ信号ＤＡＴＡを生成して１ビットずつ連続してデータを出力するシリアル通信を行うようにした。
本発明のシリアル通信装置、その通信方法及びそのシリアル通信装置を使用したシステム装置によれば、１本の伝送路による１ワイヤ通信を、送受信の切り替え手段を使用する必要がなく少ない回路構成で実現することができるため、小型化とコストの低減を図ることができ、更に、通信線をバス構成にすることができる。
また、本発明のシリアル通信装置及びそのシリアル通信装置を使用したシステム装置によれば、シリアルデータ信号ＤＡＴＡの信号波形を急峻にすることができるため高速動作を可能にすることができ、伝送路上の信号衝突をなくすことができることから消費電力のロスをなくすことができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるシリアル通信装置の例を示した概略のブロック図である。
図１において、シリアル通信装置１は、ホスト装置ＨＣとスレーブ装置ＳＣ１〜ＳＣｎ（ｎは、ｎ＞０の整数）との間で半二重通信によるシリアル通信を行うものであり、マスター側送受信回路２とスレーブ側送受信回路ＳＬ１〜ＳＬｎで構成されている。なお、マスター側送受信回路２は第１の送受信回路をなし、スレーブ側送受信回路ＳＬ１〜ＳＬｎはそれぞれ第２の送受信回路をなす。
マスター側送受信回路２はホスト装置ＨＣに、スレーブ側送受信回路ＳＬ１〜ＳＬｎは対応するスレーブ装置ＳＣ１〜ＳＣｎにそれぞれ接続され、マスター側送受信回路２とスレーブ側送受信回路ＳＬ１〜ＳＬｎは、シリアル信号の伝送を行う伝送路４で接続されている。また、伝送路４と接地電圧との間にはプルダウン抵抗５が接続されている。なお、伝送路４は、信号線の他に、光、超音波といった音、又は電波等を用いて形成されるようにしてもよい。
スレーブ側送受信回路ＳＬ１〜ＳＬｎは、同じ構成であることから任意のスレーブ側送受信回路ＳＬｋ（ｋ＝１〜ｎ）を例にして説明する。マスター側送受信回路２は、マスター側送信回路部１１とマスター側受信回路部１２で構成され、スレーブ側送受信回路ＳＬｋは、スレーブ側送信回路部１３とスレーブ側受信回路部１４で構成されている。マスター側送信回路部１１及びマスター側受信回路部１２と、スレーブ側送信回路部１３及びスレーブ側受信回路部１４とは伝送路４で接続されている。マスター側送受信回路２からスレーブ側送受信回路ＳＬｋにデータを送信する場合は、マスター側送信回路部１１は、ホスト装置ＨＣから入力されたクロック信号ＴＣＬＫに対してハイ（Ｈｉｇｈ）レベルの期間にパルスを重畳させてデータを書き込み、該データを書き込んだシリアルデータ信号ＤＡＴＡをマスター側送信回路部１１から伝送路４を介してスレーブ側送受信回路ＳＬｋに送信し、スレーブ側受信回路部１４は、伝送路４を介して入力されたシリアルデータ信号ＤＡＴＡからデータを抽出する。
また、スレーブ側送受信回路ＳＬｋからマスター側送受信回路２にデータを送信する場合、スレーブ側送受信回路ＳＬｋは、マスター側送受信回路２から伝送路４を介して入力されたシリアルデータ信号ＤＡＴＡにデータを書き込む。スレーブ側送信回路部１３とスレーブ側受信回路部１４は接続されており、スレーブ側送信回路部１３は、伝送路４を介して入力されたシリアルデータ信号ＤＡＴＡに対してロー（Ｌｏｗ）レベルの期間にパルスを重畳させてデータを書き込み、該データを書き込んだシリアルデータ信号ＤＡＴＡを、伝送路４を介してマスター側送受信回路２に送信し、マスター側受信回路部１２は、伝送路４を介して入力されたシリアルデータ信号ＤＡＴＡからデータを抽出する。例えば、携帯電話等において、スレーブ装置ＳＣ１〜ＳＣｎは、電池パックに搭載された温度検出装置や、バッテリＢＡＴの残量検出装置や、電池パックの種類を識別するための識別装置等であり、この場合、温度検出装置やバッテリＢＡＴの残量検出装置をなすスレーブ装置は、電池パックに内蔵されたバッテリＢＡＴにそれぞれ接続されている。
ここで、図２は、図１で示したシリアル通信装置１の通信プロトコルの例を示した図である。
図２において、ホスト装置ＨＣは、シリアル通信装置１を使用して各スレーブ装置ＳＣ１〜ＳＣｎにハイレベルの信号を一定期間以上送信するプリアンブル送信を行う。各スレーブ装置ＳＣ１〜ＳＣｎは、ハイレベルの信号が連続して入力されると、プリアンブルがホスト装置ＨＣから送信されてきたことを認識し、プリアンブル準備期間になる。この状態で、ホスト装置ＨＣがローレベルの１クロックパルスを送信した後、例えばスレーブ装置ＳＣ１固有のＩＤを送信する。スレーブ装置ＳＣ１〜ＳＣｎは、プリアンブルの後、ローレベルの１クロックパルスを受信すると次にＩＤを受信し、該ＩＤ値が自分のＩＤと一致するかどうかを判断する。
スレーブ装置ＳＣ１のみが自分のＩＤと一致することを認識し、他のスレーブ装置はＩＤが自分のものと異なることを認識する。スレーブ装置ＳＣ１はホスト装置ＨＣから発行されたＩＤが自分のＩＤと一致することを認識したことから、認識信号であるアクノリッジ信号ＡＣＫをホスト装置ＨＣに返信する。ホスト装置ＨＣは、１ワイヤである伝送路４上にアクノリッジ信号ＡＣＫが発行されたことを確認すると、伝送路４上にスレーブ装置ＳＣ１があることと、スレーブ装置ＳＣ１が正常に通信できる状態であることを認識する。これによって、ホスト装置ＨＣは、スレーブ装置ＳＣ１に対して処理を行うコマンドを発行する。
スレーブ装置ＳＣ１は、ホスト装置ＨＣからのコマンドを受信すると、該コマンドを実行し、該コマンドの実行結果をホスト装置ＨＣに返信する必要がある場合は、該実行結果をホスト装置ＨＣに返信する。前記コマンドが、例えば特定のアドレスのレジスタリード命令であった場合、該コマンドの実行結果としてレジスタの内容をホスト装置ＨＣに返信する。ホスト装置ＨＣが受信データの確認を行うと、１つの処理が終了する。ホスト装置ＨＣは、仮に、同じスレーブ装置、又は他のスレーブ装置に対して続けて通信を行う場合は、次の通信のためのプリアンブル送信を開始する。
１ワイヤバス通信は、デバイスの端子数を削減することでコストを低減させるために使用されることが多い。このため、スレーブ装置の回路は、できるだけ汎用性の高いものにすることにより、大量生産によるコスト低減が要求される。しかし、スレーブ装置の回路を汎用化する場合、例えばスレーブ装置ＳＣ１とスレーブ装置ＳＣ２が異なったシステムで使用される場合、システムによって要求されるプリアンブル期間が異なる場合がある。このように、スレーブ装置を汎用化し、かつ、異なったシステムでも共通の方式を使用するために、プリアンブル期間を固定せずに一定期間以上同じ信号を連続して送信することで、プリアンブル確定状態を作るようにする。
このようにすることで、例えばスレーブ装置ＳＣ１では３２クロック期間以上でプリアンブル状態になり、スレーブ装置ＳＣ２は２０クロック期間以上のプリアンブル状態が必要で、他のスレーブ装置ＳＣ３〜ＳＣｎは１６クロック以上のプリアンブルが必要な場合、例えば３６クロック期間プリアンブル状態にすれば、すべてのスレーブ装置が、プリアンブル確定状態になる。この後、ローレベルのパルスを送信することで、すべてのスレーブ装置ＳＣ１〜ＳＣｎが同時にＩＤ検出期間に移行することが可能になる。
また、１ワイヤバス通信において、あらかじめ、１ワイヤバス上に接続されているスレーブ装置が分かっている場合、プリアンブル通信の後、ＩＤを発行して特定のスレーブ装置を選択すると、直ちにコマンドを発行する方法も考えられる。この場合、通信時間を節約することができるメリットがあるが、１ワイヤバスが外部に開放され、システムとしてオプションで不特定多数のデバイスが接続される場合には対応することができなくなる。このように、不特定多数のデバイスが接続されるような場合には、ホスト装置ＨＣは、最初、アクセスしたいスレーブ装置があるかどうかを確認する必要がある。
このため、プリアンブル通信の後に、ホスト装置ＨＣがＩＤを発行した後、該ＩＤを認識したスレーブ装置がアクノリッジ信号ＡＣＫをホスト装置ＨＣに返信することで、ホスト装置ＨＣは、該スレーブ装置が１ワイヤバス上に接続されていることを認識することができる。システムとして、該スレーブ装置が接続されていれば、該スレーブ装置を使用してシステム上の作業をさせることができる。アクノリッジ信号ＡＣＫが返ってこなければ、ホスト装置ＨＣは、所望のスレーブ装置が接続されていないことを判断することができるため、該スレーブ装置がない状態でシステムを動作させるようにする。スレーブ装置がオプション的な使い方をされる場合に、このような方式は非常に有効になる。
一方、１ワイヤバスでクロック信号とデータ信号を送信することから、スレーブ装置が誤動作した場合に、リセットをかける必要がある。しかし、データを使用してリセットをかけようとしても、スレーブ装置が誤動作しているとデータ通信自体ができなくなる場合がある。このような問題を回避するために、スレーブ装置は、ある一定期間以上、同じ信号が連続して入力されると、内部ステートを強制的に初期値に戻すようにする、すなわちリセットをかけるようにする。このようにすることで、例えば、システム初期状態で認識できていたスレーブ装置が、動作途中でアクノリッジ信号ＡＣＫを返さなくなり、スレーブ装置で何らかの誤動作が発生していると思われる場合、ホスト装置ＨＣは、例えばハイレベルの信号を連続して１２８回送信することで、１ワイヤバス上のすべてのスレーブ装置を、プリアンブル受信準備確定状態に初期化することができる。このようにすることで、１ワイヤバスシステムの安定した動作が可能になる。
具体的に、１ワイヤ通信を行ったときに、どのようなアプリケーションが実行されるかを説明する。
図３は、スレーブ装置側が電池パックを構成している場合を例にしたシリアル通信装置の例を示したブロック図であり、ｎ＝３の場合を例にして示している。
図３において、スレーブ装置ＳＣ３が認証ＩＤ機能を持っているとする。スレーブ装置ＳＣ１はバッテリＢＡＴに対する電池残量検出装置であり、スレーブ装置ＳＣ２はバッテリＢＡＴの温度を検出する温度センサである。ホスト装置ＨＣが、まず、スレーブ装置ＳＣ３の認証ＩＤ機能を有するデバイスと通信を行うとする。この場合、プリアンブルの後のスレーブ装置ＳＣ３に３のＩＤを入力する。スレーブ装置ＳＣ３は、プリアンブルの後の該ＩＤが自分をさしていることを認識すると、１ワイヤである伝送路４上にアクノリッジ信号ＡＣＫを返す。スレーブ装置ＳＣ１とスレーブ装置ＳＣ２はプリアンブルの後のＩＤが自分をさしていないためアクノリッジ信号ＡＣＫを返さない。
ホスト装置ＨＣはスレーブ装置ＳＣ３からアクノリッジ信号ＡＣＫが返ってきたことを確認すると、スレーブ装置ＳＣ３に認証ＩＤデバイスがあることを認識でき、該認証ＩＤデバイスとの通信を開始する。ホスト装置ＨＣは、マスター側送受信回路２、伝送路４及びスレーブ側送受信回路ＳＬ３を介してスレーブ装置ＳＣ３の認証ＩＤデバイスに対して特定のコードを送信する。スレーブ装置ＳＣ３の認証ＩＤデバイスは、ホスト装置ＨＣから送られてきたコードを受信すると、該コードを暗号化してホスト装置ＨＣに送り返す。マスター側送受信回路２は、スレーブ装置ＳＣ３から受信した暗号をホスト装置ＨＣに送る。ホスト装置ＨＣは、該暗号を解読することで、電池パックにある認証ＩＤデバイスがあらかじめ決められたデバイスであることを認証することができる。スレーブ装置ＳＣ１から電池残量を知るときや、スレーブ装置ＳＣ２から温度情報を調べるときも同様のプロトコルを使用することで通信できる。
一方、任意のスレーブ装置ＳＣｋに対する認証は、１ワイヤバスである伝送路４を使用して行う。マスター側送受信回路２は、ホスト装置ＨＣからクロック信号ＴＣＬＫが供給されるとクロック動作開始を検出して自動的に認証動作を開始する。ホスト装置ＨＣからシリアル通信装置１を介して特定の信号をスレーブ装置ＳＣｋに送信すると、スレーブ装置ＳＣｋは該信号を基にして暗号キーを作成する。スレーブ装置ＳＣｋは作成した暗号キーをシリアル通信装置１を介してホスト装置ＨＣに返信する。
図４で示すように、ホスト装置ＨＣは、スレーブ装置ＳＣｋから送られてきた信号を解読し、認証が一致すれば内部のフラグＦをハイレベルにセットし、クロック信号ＴＣＬＫの供給を停止しマスター側送受信回路２をリセットして、認証を行うシーケンスが終了する。次の認証確認を行いたい場合は、ホスト装置ＨＣはクロック信号ＴＣＬＫを供給すれば、自動的に認証動作が再開される。
一方、ホスト装置ＨＣは、スレーブ装置ＳＣｋから送られてきた信号を解読し、認証が一致しなければ内部のフラグＦをハイレベルにセットせず、所定の時間が経過すると、認証失敗としてクロック信号ＴＣＬＫの供給を停止する。この場合においても、ホスト装置ＨＣは、マスター側送受信回路２をリセットし、次に認識動作の開始を認識すると、再度スレーブ装置との認証動作を行う。
次に、図５は、マスター側送受信回路２の回路例を示した図である。
図５におけるマスター側送信回路部１１は、ホスト装置ＨＣから出力データ信号ＤＨｏとクロック信号ＴＣＬＫが入力されており、出力データ信号ＤＨｏに応じたシリアルデータ信号ＤＡＴＡを生成して伝送路４に出力する。クロック信号ＴＣＬＫは、例えば出力データ信号ＤＨｏの出力タイミングの２倍の周波数であり、出力データ信号ＤＨｏに同期している。
マスター側送信回路部１１は、クロック信号ＴＣＬＫを所定の時間Ｔ２だけ遅延させて出力するＴ２遅延回路２１と、該Ｔ２遅延回路２１の出力信号Ｓ１を更に所定の時間Ｔ１だけ遅延させて出力するＴ１遅延回路２２と、前記Ｔ２遅延回路２１の出力信号Ｓ１及び該Ｔ１遅延回路２２の出力信号Ｓ２から重畳パルス信号Ｓ３を生成して出力する重畳パルス生成回路２３と、出力データ信号ＤＨｏ、該重畳パルス生成回路２３からの出力信号Ｓ３及びクロック信号ＴＣＬＫから出力データ信号ＤＨｏに応じたシリアルデータ信号ＤＡＴＡを生成して伝送路４に出力する出力信号生成回路２４で構成されている。なお、マスター側送信回路部１１は第１の送信回路部を、Ｔ１遅延回路２２は第１のＴ１遅延回路部を、重畳パルス生成回路２３は第１重畳パルス生成回路部を、出力信号生成回路２５は第１の出力信号生成回路部をそれぞれなす。
Ｔ２遅延回路２１は、バッファ３０で構成されている。バッファ３０の入力端にはクロック信号ＴＣＬＫが入力され、バッファ３０は、入力されたクロック信号ＴＣＬＫを時間Ｔ２だけ遅延させて生成した信号Ｓ１をＴ１遅延回路２２及び重畳パルス生成回路２３にそれぞれ出力する。遅延時間Ｔ２は、バッファ３０のしきい値電圧で決定される。
Ｔ１遅延回路２２は、バッファ３１及びインバータ３２で構成されている。Ｔ２遅延回路２１の出力信号Ｓ１は、バッファ３１及びインバータ３２の直列回路で時間Ｔ１だけ遅延されると共に信号レベルが反転されて重畳パルス生成回路２３に出力される。
重畳パルス生成回路２３は、ＡＮＤ回路３３で構成されている。ＡＮＤ回路３３の一方の入力端にはＴ２遅延回路２１からの出力信号Ｓ１が入力され、ＡＮＤ回路３３の他方の入力端にはＴ１遅延回路２２の出力信号Ｓ２が入力されている。ＡＮＤ回路３３の出力端からは、クロック信号ＴＣＬＫの立ち上がりエッジから時間Ｔ２経過した位置に、パルス幅Ｔ１のローレベルのパルスを発生させるための重畳パルス信号Ｓ３が出力される。
出力信号生成回路２４は、３入力のＡＮＤ回路３４、ＥｘＮＯＲ（エクスクルーシブノア）回路３５、ＯＲ回路３６、ＰＭＯＳトランジスタ３７、ＮＭＯＳトランジスタ３８、ＡＮＤ回路３９、バッファ４０，４１及びインバータ４２で構成されている。ＡＮＤ回路３４の各入力端には、ホスト装置ＨＣからの出力データ信号ＤＨｏ、ＡＮＤ回路３３からの出力信号Ｓ３及びマスター側受信回路部１２からの信号Ｓ４がそれぞれ対応して入力されている。ＥｘＮＯＲ回路３５において、一方の入力端にはクロック信号ＴＣＬＫが、他方の入力端にはＡＮＤ回路３４の出力信号Ｓ５がそれぞれ入力され、出力信号Ｓ６はＰＭＯＳトランジスタ３７のゲートに入力される。一方、ＡＮＤ回路３９の一方の入力端には、クロック信号ＴＣＬＫの信号レベルをインバータ４２で反転させた信号が入力され、ＡＮＤ回路３９の他方の入力端には、クロック信号ＴＣＬＫをバッファ４０及び４１の直列回路で遅延させた信号が入力されている。
ＡＮＤ回路３９の出力信号Ｓ８は、ＯＲ回路３６の一方の入力端に入力され、ＯＲ回路３６の他方の入力端には、ＡＮＤ回路３４の出力信号Ｓ５が入力されている。ＯＲ回路３６の出力信号Ｓ７はＮＭＯＳトランジスタ３８のゲートに入力されている。電源電圧Ｖｄｄと接地電圧との間には、ＰＭＯＳトランジスタ３７及びＮＭＯＳトランジスタ３８が直列に接続され、ＰＭＯＳトランジスタ３７とＮＭＯＳトランジスタ３８との接続部は、伝送路４に接続されている。
次に、図５におけるマスター側受信回路部１２は、伝送路４から入力されたシリアルデータ信号ＤＡＴＡからデータを抽出して入力データ信号ＤＨｉとしてホスト装置ＨＣに出力する。
図５におけるマスター側受信回路部１２は、シリアルデータ信号ＤＡＴＡを増幅して出力するバッファ４１と、バッファ４１の出力信号Ｓ１１を所定の時間Ｔ４遅延させた後、信号レベルを反転させて出力するＴ４遅延回路４２と、Ｔ４遅延回路４２の出力信号Ｓ４を所定の時間遅延させて出力する入力信号遅延回路４３と、バッファ４１の出力信号Ｓ１１からデータ信号を抽出して入力データ信号ＤＨｉとしてホスト装置ＨＣに出力するデータ抽出回路４４と、データ抽出回路４４に対して初期化を行う初期化回路４５とで構成されている。なお、マスター側受信回路部は第１の受信回路部を、Ｔ４遅延回路４２は第１のＴ４遅延回路部を、入力信号遅延回路４３は第１の入力信号遅延回路部を、データ抽出回路４４及び初期化回路４５は第１のデータ抽出回路部をそれぞれなす。
Ｔ４遅延回路４２は、抵抗５１、コンデンサ５２及びインバータ５３で構成されている。抵抗５１の一端と接地電圧との間にはコンデンサ５２が接続されており、抵抗５１の他端にはバッファ４１の出力信号Ｓ１１が入力されている。また、抵抗５１とコンデンサ５２との接続部は、インバータ５３の入力端に接続されている。抵抗５１とコンデンサ５２との接続部の信号をＳ１２とする。
入力信号遅延回路４３は、直列に接続されたバッファ５４，５５で構成され、バッファ５４の入力端にはＴ４遅延回路４２の出力信号Ｓ４が入力され、バッファ５５の出力端から遅延された信号Ｓ１３が出力される。
データ抽出回路４４は、インバータ５６及びＤフリップフロップ５７，５８で構成されている。インバータ５６は、信号Ｓ１１の信号レベルを反転させてＤフリップフロップ５７のクロック信号入力端ＣＫに入力されている。Ｄフリップフロップ５７において、データ入力端Ｄには反転出力端ＱＢが接続され、該接続部はＤフリップフロップ５８のデータ入力端Ｄに接続されている。Ｄフリップフロップ５８において、クロック信号入力端ＣＫには入力信号遅延回路４３の出力信号Ｓ１３が入力され、出力端Ｑからホスト装置ＨＣへ入力データ信号ＤＨｉを出力する。また、Ｄフリップフロップ５７のリセット信号入力端Ｒには、初期化回路４５からの出力信号Ｓ１４が入力され、Ｄフリップフロップ５８のリセット信号入力端Ｒには、ホスト装置ＨＣからのパワーオンリセット信号ＲＥＳ１が入力されている。
初期化回路４５は、インバータ５９、ＯＲ回路６０及びＡＮＤ回路６１で構成されている。ＯＲ回路６０の一方の入力端には、出力信号Ｓ１３の信号レベルをインバータ５９で反転させた信号が入力され、ＯＲ回路６０の他方の入力端には信号Ｓ４が入力されている。ＡＮＤ回路６１において、一方の入力端にはＯＲ回路６０の出力信号が入力され、他方の入力端にはホスト装置ＨＣからのパワーオンリセット信号ＲＥＳ１が入力され、出力端はＤフリップフロップ５７のリセット信号入力端Ｒに接続されている。
次に、図６は、スレーブ側送受信回路ＳＬｋの回路例を示した図である。なお、他のスレーブ側送受信回路の場合もスレーブ側送受信回路ＳＬｋと同様であるのでその説明を省略する。
図６において、スレーブ側送信回路部１３は、スレーブ装置ＳＣｋから出力データ信号ＤＳｏが入力されており、出力データ信号ＤＳｏに応じたシリアルデータ信号ＤＡＴＡを生成して伝送路４に出力する。
スレーブ側送信回路部１３は、シリアルデータ信号ＤＡＴＡを所定の時間Ｔ２だけ遅延させて出力するＴ２遅延回路７１と、該Ｔ２遅延回路７１の出力信号Ｓ２１を更に所定の時間Ｔ１だけ遅延させて出力するＴ１遅延回路７２と、Ｔ２遅延回路７１の出力信号Ｓ２１と該Ｔ１遅延回路７２の出力信号Ｓ２２から重畳パルス信号Ｓ２３を生成して出力する重畳パルス生成回路７３と、出力データ信号ＤＳｏ及び該重畳パルス生成回路７３の出力信号Ｓ２３から出力データ信号ＤＳｏに応じたシリアルデータ信号ＤＡＴＡを生成して伝送路４に出力する出力信号生成回路７４で構成されている。なお、Ｔ２遅延回路７１は第２のＴ２遅延回路部を、Ｔ１遅延回路７２は第２のＴ２遅延回路部を、重畳パルス生成回路７３は第２重畳パルス生成回路部を、出力信号生成回路７４は第２の出力信号生成回路部をそれぞれなす。
Ｔ２遅延回路７１は、直列に接続されたバッファ８１，８２で構成されている。バッファ８２の入力端にはシリアルデータ信号ＤＡＴＡが入力され、バッファ８１の出力端からは、入力されたシリアルデータ信号ＤＡＴＡを時間Ｔ２だけ遅延させて生成した信号Ｓ２１が出力される。
Ｔ１遅延回路７２は、バッファ８３及びインバータ８４で構成されている。Ｔ２遅延回路７１の出力信号Ｓ２１は、バッファ８３及びインバータ８４の直列回路で時間Ｔ１だけ遅延されると共に信号レベルが反転されて重畳パルス生成回路７３に出力される。
重畳パルス生成回路７３は、ＮＯＲ回路８５で構成されている。ＮＯＲ回路８５の一方の入力端にはＴ２遅延回路７１からの出力信号Ｓ２１が入力され、ＮＯＲ回路８５の他方の入力端にはＴ１遅延回路７２の出力信号Ｓ２２が入力されている。ＮＯＲ回路８５の出力端からは、シリアルデータ信号ＤＡＴＡの立ち下がりエッジから時間Ｔ２経過した位置に、パルス幅Ｔ１のハイレベルのパルスを発生させるための重畳パルス信号Ｓ２３が出力される。
出力信号生成回路７４は、３入力のＡＮＤ回路８６、インバータ８７，９５、バッファ８８〜９１，９４、ＰＭＯＳトランジスタ９２、ＮＭＯＳトランジスタ９３及びＤフリップフロップ９６で構成されている。ＡＮＤ回路８６の各入力端には、スレーブ装置ＳＣｋからの出力データ信号ＤＳｏに相当する信号Ｓ２５、ＮＯＲ回路８５からの出力信号Ｓ２３及びスレーブ側受信回路部１４からの信号Ｓ３２がそれぞれ対応して入力されている。ＡＮＤ回路８６の出力信号Ｓ２４は、インバータ８７で信号レベルが反転され信号Ｓ２７としてＰＭＯＳトランジスタ９２のゲートに入力されている。また、ＡＮＤ回路８６の出力信号Ｓ２４は、バッファ８８〜９１の直列回路で遅延され信号Ｓ２８としてＮＭＯＳトランジスタ９３のゲートに入力されている。電源電圧Ｖｄｄと接地電圧との間には、ＰＭＯＳトランジスタ９２及びＮＭＯＳトランジスタ９３が直列に接続され、ＰＭＯＳトランジスタ９２とＮＭＯＳトランジスタ９３との接続部は、伝送路４に接続されている。
また、信号Ｓ２８はバッファ９４及びインバータ９５の直列回路を介してＤフリップフロップ９６のリセット信号入力端Ｒに入力されている。Ｄフリップフロップ９６において、データ入力端Ｄにはスレーブ装置ＳＣｋからの出力データ信号ＤＳｏが入力され、クロック信号入力端ＣＫにはＴ２遅延回路７１の出力信号Ｓ２１が入力されている。Ｄフリップフロップ９６は、出力端ＱからＡＮＤ回路８６の対応する入力端に出力信号Ｓ２５を出力する。
次に、図６におけるスレーブ側受信回路部１４は、伝送路４から入力されたシリアルデータ信号ＤＡＴＡからデータを抽出して入力データ信号ＤＳｉとしてスレーブ装置ＳＣｋに出力する。
図６におけるスレーブ側受信回路部１４は、シリアルデータ信号ＤＡＴＡを所定の時間Ｔ４遅延させて出力するＴ４遅延回路１０１と、Ｔ４遅延回路１０１の出力信号Ｓ３２を所定の時間遅延させて出力する入力信号遅延回路１０２と、Ｔ２遅延回路７１の出力信号Ｓ２１からデータ信号を抽出して入力データ信号ＤＳｉとしてスレーブ装置ＳＣｋに出力するデータ抽出回路１０３と、データ抽出回路１０３に対して初期化を行う初期化回路１０４とで構成されている。なお、Ｔ４遅延回路１０１は第２のＴ４遅延回路部を、入力信号遅延回路１０２は第２の入力信号遅延回路部を、データ抽出回路１０３及び初期化回路１０４は第２のデータ抽出回路部をそれぞれなす。
Ｔ４遅延回路１０１は、抵抗１１１、コンデンサ１１２及びバッファ１１３で構成されている。抵抗１１１の一端と接地電圧との間にはコンデンサ１１２が接続されており、抵抗１１１の他端にはシリアルデータ信号ＤＡＴＡが入力されている。また、抵抗１１１とコンデンサ１１２との接続部は、バッファ１１３の入力端に接続されている。抵抗１１１とコンデンサ１１２との接続部の信号をＳ３１とする。
入力信号遅延回路１０２は、直列に接続されたバッファ１１４，１１５で構成され、バッファ１１４の入力端にはＴ４遅延回路１０１の出力信号Ｓ３２が入力され、バッファ１１５の出力端から遅延された信号Ｓ３３が出力される。
データ抽出回路１０３は、Ｄフリップフロップ１１６，１１７で構成されている。Ｄフリップフロップ１１６において、クロック信号入力端ＣＫにはＴ２遅延回路７１の出力信号Ｓ２１が入力され、データ入力端Ｄには反転出力端ＱＢが接続され、該接続部はＤフリップフロップ１１７のデータ入力端Ｄに接続されている。Ｄフリップフロップ１１７において、クロック信号入力端ＣＫには入力信号遅延回路１０２の出力信号Ｓ３３が入力され、出力端Ｑからスレーブ装置ＳＣｋへ入力データ信号ＤＳｉを出力する。また、Ｄフリップフロップ１１６のリセット信号入力端Ｒには、初期化回路１０４からの出力信号Ｓ３４が入力され、Ｄフリップフロップ１１７のリセット信号入力端Ｒには、パワーオンリセット回路（図示せず）からのパワーオンリセット信号ＲＥＳ２が入力されている。
初期化回路１０４は、インバータ１１８、ＯＲ回路１１９及びＡＮＤ回路１２０で構成されている。ＯＲ回路１１９の一方の入力端には、出力信号Ｓ３３の信号レベルをインバータ１１８で反転させた信号が入力され、ＯＲ回路１１９の他方の入力端にはＴ４遅延回路１０１の出力信号Ｓ３２が入力されている。ＡＮＤ回路１２０において、一方の入力端にはＯＲ回路１１９の出力信号が入力され、他方の入力端にはパワーオンリセット信号ＲＥＳ２が入力され、出力端はＤフリップフロップ１１６のリセット信号入力端Ｒに接続されている。
このような構成において、シリアル通信装置１によって行われる通信方法についてもう少し詳細に説明する。
シリアル通信装置１では、クロック信号ＴＣＬＫ中にパルス信号を重畳させ、該パルス信号の有無によって信号データ値を表すようにしている。
図７は、シリアル通信装置１による通信波形例を示した図である。
１ワイヤで通信する信号としては、マスター側送受信回路２からのクロック信号ＴＣＬＫの供給、マスター側送受信回路２からスレーブ側送受信回路ＳＬｋへのデータ転送、スレーブ側送受信回路ＳＬｋからマスター側送受信回路２へのデータ転送がある。
シリアル通信装置１は、ホスト装置ＨＣから供給されるクロック信号ＴＣＬＫにマスター側送受信回路２又はスレーブ側送受信回路ＳＬｋがデータ信号を付加して通信を行う。マスター側送受信回路２からスレーブ側送受信回路ＳＬｋにデータ転送を行う場合は、クロック信号ＴＣＬＫのハイレベル側を使用し、スレーブ側送受信回路ＳＬｋからマスター側送受信回路２にデータ転送を行う場合は、クロック信号ＴＣＬＫのローレベル側を使用する。
マスター側送受信回路２から「１」のデータを送信する場合は、クロック信号ＴＣＬＫのハイレベルである期間中に、クロック信号ＴＣＬＫの立ち上がりから時間Ｔ２後にパルス幅Ｔ１のローレベルのパルスを挿入する。また、マスター側送受信回路２から「０」のデータを送信する場合は、クロック信号ＴＣＬＫのハイレベルである期間中に前記ローレベルのパルスを挿入しないようにする。
同様に、スレーブ側送受信回路ＳＬｋからマスター側送受信回路２に「１」のデータを送信する場合は、クロック信号ＴＣＬＫのローレベルである期間中に、クロック信号ＴＣＬＫの立ち下がりから時間Ｔ２後にパルス幅Ｔ１のハイレベルのパルスを挿入する。また、スレーブ側送受信回路ＳＬｋから「０」のデータを送信する場合は、クロック信号ＴＣＬＫのローレベルである期間中に前記ハイレベルのパルスを挿入しないようにする。時間Ｔ１〜Ｔ４は、Ｔ１＜Ｔ２＜Ｔ４＜Ｔ３で、かつ（Ｔ１＋Ｔ２）≦Ｔ４＜Ｔ３の関係が成り立つように設定される。このようにして、シリアル通信装置１は、伝送路４を介してデータ転送を行う。
マスター側送受信回路２とスレーブ側送受信回路ＳＬｋは、１本の信号線である伝送路４に対してそれぞれドライブを行うため、該ドライブを同時に行うと過大な電流が流れたり、デバイスに不具合が発生する可能性がある。このような問題を回避するために、マスター側送受信回路２が信号をドライブするときは、スレーブ側送受信回路ＳＬｋの出力端を常にハイインピーダンス状態にして信号をドライブしない状態にし、スレーブ側送受信回路ＳＬｋが信号をドライブするときは、マスター側送受信回路２の出力端を常にハイインピーダンス状態にして信号をドライブしない状態にする。
ここで、伝送路４は、プルダウン抵抗５によってプルダウンされている。マスター側送受信回路２は、常にクロック信号ＴＣＬＫがハイレベルのときにドライブするようにしている。ここで、マスター側送受信回路２から「１」のデータを転送する場合、すなわちクロック信号ＴＣＬＫがハイレベルのときにローレベルの重畳パルスを挿入する場合は、マスター側送受信回路２が、クロック信号ＴＣＬＫがハイレベルの期間にローレベルの重畳パルスを挿入することから、マスター側送受信回路２が常に伝送路４をドライブするため、マスター側送受信回路２とスレーブ側送受信回路ＳＬｋが同時に伝送路４をドライブすることはない。
また、スレーブ側送受信回路ＳＬｋから「１」のデータを転送する場合、伝送路４はプルダウン抵抗５によってプルダウンされており、マスター側送受信回路２は伝送路５をドライブしていない。このことから、スレーブ側送受信回路ＳＬｋがクロック信号ＴＣＬＫのローレベルの期間にハイレベルの重畳パルスを挿入しても、マスター側送受信回路２とスレーブ側送受信回路ＳＬｋが同時に伝送路４をドライブすることはない。このようにすることで、マスター側送受信回路２とスレーブ側送受信回路ＳＬｋで伝送路４をドライブしても、マスター側送受信回路２とスレーブ側送受信回路ＳＬｋが同時に伝送路４をドライブしないようにすることができる。
また、マスター側送受信回路２は、クロック信号ＴＣＬＫがハイレベルである期間にローレベルの重畳パルスを挿入する場合は、伝送路４を常にドライブしていることから、伝送路４の状態を急峻に変化させることができる。しかし、マスター側送受信回路２の出力端がハイインピーダンス状態になり、プルダウン抵抗５のみで伝送路４をローレベルにしようとすると、プルダウン抵抗５の抵抗値を十分に小さくしないと立ち下がりの波形が非常になだらかになってしまう。しかし、プルダウン抵抗５の抵抗値を小さくしてしまうと、マスター側送受信回路２が伝送路４をハイレベルにしている間に、プルダウン抵抗５を介して貫通電流が流れ、消費電力が大きくなるという問題が発生する。この問題を回避するために、伝送路４がローレベルになる場合、マスター側送受信回路２は、ＮＭＯＳトランジスタ３８を短時間だけオンさせて伝送路４をローレベルにすることで急峻な波形を作成することができる。
同様に、スレーブ側送受信回路ＳＬｋによってクロック信号ＴＣＬＫがローレベルの期間にハイレベルのパルス信号を挿入する場合においても、伝送路４を急峻にハイレベルにすることは簡単にできるが、ＰＭＯＳトランジスタ９２をオフさせるだけでは、伝送路４の信号レベルの立ち下がりがプルダウン抵抗５による電流リークだけになるのでなだらかになってしまう。このような問題を回避するために、スレーブ側送受信回路ＳＬｋは、ＰＭＯＳトランジスタ９２をオフさせるとＮＭＯＳトランジスタ９３を短期間オンさせる。このようにすることで、急峻なパルス波形を生成することができ、高速な動作が可能になる。また、プルダウン抵抗５の抵抗値も大きくすることができ、伝送路４上における余分な消費電流を低減させることができる。
図５において、マスター側送受信回路２が「１」のデータを送信する場合、出力データ信号ＤＨｏがハイレベルにアサートされる。この状態でクロック信号ＴＣＬＫがローレベルである場合、信号Ｓ５はローレベルになっており、このような状態でクロック信号ＴＣＬＫが入力され、クロック信号ＴＣＬＫの立ち上がりでＥｘＮＯＲ回路３５の入力端が｛１，０｝になるため、信号Ｓ６がローレベルになりＰＭＯＳトランジスタ３７がオンし、シリアルデータ信号ＤＡＴＡがハイレベルになる。この後、クロック信号ＴＣＬＫがバッファ３０によって時間Ｔ２遅延された信号Ｓ１のハイレベルが伝播し、該信号Ｓ１と、信号Ｓ１をバッファ３１とインバータ３２で時間Ｔ１遅延させた信号Ｓ２とからＡＮＤ回路３３によってパルス幅Ｔ１の重畳パルスが生成される。ＡＮＤ回路３４に該重畳パルスが伝播し、該パルス分だけＰＭＯＳトランジスタ３７がオフしてＮＭＯＳトランジスタ３８がオンする状態が発生する。これによって、シリアルデータ信号ＤＡＴＡにおいて、クロック信号ＴＣＬＫのハイレベル期間中にローレベルの重畳パルスが挿入される。
次に、マスター側送受信回路２が「０」のデータを送信する場合は、出力データ信号ＤＨｏが常にローレベルであることから、ＡＮＤ回路３４の出力信号Ｓ５はローレベルで固定され、シリアルデータ信号ＤＡＴＡにおいて、クロック信号ＴＣＬＫがハイレベルの期間中にローレベルのパルスが発生することはない。クロック信号ＴＣＬＫが立ち下がると、ＰＭＯＳトランジスタ３７はオフするため、シリアルデータ信号ＤＡＴＡは、プルダウン抵抗５によってゆっくりと立ち下がる。スレーブ側送受信回路ＳＬｋは、信号送信時においてクロック信号ＴＣＬＫの立ち下がりから一定時間以内にパルスを発生させなければならない。しかし、クロック信号ＴＣＬＫの立ち下がり波形がなまっていると、スレーブ側送受信回路ＳＬｋからのパルス発生ができなくなる場合が発生するため、クロック信号ＴＣＬＫの立ち下がりが急峻になるようにする必要がある。
ＡＮＤ回路３９、バッファ４０，４１及びインバータ４２は、クロック信号ＴＣＬＫの立ち下がり時にパルスを発生させる回路を形成しており、クロック信号ＴＣＬＫが立ち下がるとハイレベルのパルス信号をＯＲ回路３６に出力する。ＯＲ回路３６は、ＡＮＤ回路３９からハイレベルのパルス信号が入力されると、該パルス信号がハイレベルである期間だけＮＭＯＳトランジスタ３８をオンにする。これによって、伝送路４は、急峻にローレベルに立ち下げられるようになり、マスター側送受信回路２から出力されたシリアルデータ信号ＤＡＴＡにおいて、立ち上がり及び立ち下がりのすべてが急峻な波形になる。
次に、スレーブ側送受信回路ＳＬｋからデータ送信される場合について説明する。
図６のスレーブ側送受信回路ＳＬｋにおいて、マスター側送受信回路２から伝送路４を介してシリアルデータ信号ＤＡＴＡが供給される。シリアルデータ信号ＤＡＴＡは、Ｔ２遅延回路７１のバッファ８１及び８２で遅延時間Ｔ２だけ遅延されて信号Ｓ２１として出力される。信号Ｓ２１は、バッファ８３及びインバータ８４で更に遅延反転された後、ＮＯＲ回路８５によって、クロック信号ＴＣＬＫの立ち下がりから時間Ｔ２後に時間Ｔ１のパルス幅をもった重畳パルス信号が出力信号Ｓ２３としてＡＮＤ回路８６の入力端に供給される。スレーブ装置ＳＣｋからの出力データ信号ＤＳｏは、Ｄフリップフロップ９６のクロック信号入力端ＣＫに入力された信号Ｓ２１の立ち上がり時に一端ラッチされてＡＮＤ回路８６の対応する入力端に供給される。Ｔ４遅延回路１０１の抵抗１１１、容量１１２及びバッファ１１３は、伝送路４から供給されたクロック信号ＴＣＬＫを遅延時間Ｔ４遅延させて信号Ｓ３２を生成する。該信号Ｓ３２もＡＮＤ回路８６の対応する入力端に出力される。
ＡＮＤ回路８６は、ＮＯＲ回路８５からのクロック信号ＴＣＬＫの立ち下がりから遅延時間Ｔ２経過後にパルス幅Ｔ１のパルス信号が入力され、かつ出力データ信号ＤＳｏがハイレベルであり、かつクロック信号ＴＣＬＫの立ち下がりから時間Ｔ４以下のときにＮＯＲ回路８５から入力されたパルス信号Ｓ２３を信号Ｓ２４として出力する。該パルス信号Ｓ２４が発生すると、ＰＭＯＳトランジスタ９２がオンし、ＰＭＯＳトランジスタ９２は、伝送路４がハイレベルになるようにドライブする。信号Ｓ２４がＴ１時間経過して立ち下がると、ＰＭＯＳトランジスタ９２はオフし、伝送路４はハイインピーダンス状態になり、プルダウン抵抗５によってゆっくりとローレベルに下がっていく。
しかし、これでは高速動作ができないため、ＡＮＤ回路８６からのパルス信号Ｓ２４は、バッファ８８〜９１で遅延されてＮＭＯＳトランジスタ９３のゲートに供給される。バッファ８８〜９１で遅延された信号Ｓ２８は、ＰＭＯＳトランジスタ９２がオフ状態になった後、ＮＭＯＳトランジスタ９３をオンさせることで、伝送路４を急峻にローレベルに立ち下げるために使用される。信号Ｓ２８はパルス信号であることから、伝送路４がローレベルになった後、ＮＭＯＳトランジスタ９３はオフしてハイインピーダンス状態になるが、伝送路４はプルダウン抵抗５によりローレベルに固定される。
次に、マスター側送受信回路２から送信された信号をスレーブ側送受信回路ＳＬｋで受信する動作について説明する。
マスター側送信回路部１１から伝送路４にシリアルデータ信号ＤＡＴＡが出力された場合、スレーブ側受信回路部１４は、伝送路４から入力されたしリアルデータ信号ＤＡＴＡがＴ２遅延回路７１で遅延されて信号Ｓ２１が生成され、Ｄフリップフロップ９６のクロック信号入力端ＣＫに入力される。マスター側送信回路部１１から伝送路４に「１」のデータを示すシリアルデータ信号ＤＡＴＡが出力されている場合、シリアルデータ信号ＤＡＴＡの立ち上がりの後に短いローレベルのパルスが挿入されていることから、Ｄフリップフロップ９６のクロック信号入力端ＣＫにはシリアルデータ信号ＤＡＴＡの立ち上がりと、パルス幅Ｔ１の重畳パルスの立ち上がりの２回の立ち上がりエッジが供給される。
Ｄフリップフロップ９６は、クロック信号入力端ＣＫに入力された信号の立ち上がりで出力信号が反転する構成になっており、クロック信号入力端ＣＫに入力された信号の立ち上がりエッジを２回受けると出力信号は最初の信号レベルに戻る。伝送路４から入力されたシリアルデータ信号ＤＡＴＡは、Ｔ４遅延回路１０１で遅延時間Ｔ４遅延され、更に入力信号遅延回路１０２で遅延されてＤフリップフロップ１１７のクロック信号入力端ＣＫに入力されている。Ｄフリップフロップ１１７は、データ入力端Ｄに入力される信号はＤフリップフロップ１１６の反転出力信号であり、Ｄフリップフロップ１１６の反転出力信号がローレベルである、すなわちＤフリップフロップ１１６のクロック信号入力端ＣＫに入力されている信号Ｓ２１の立ち上がりを２回検出すると、受信結果としてハイレベルのデータ入力信号ＤＳｉを出力する。
マスター側送信回路部１１からの信号として伝送路４に重畳パルスが供給されていない場合、すなわちマスター側送信回路部１１から伝送路４に「０」のデータを示すシリアルデータ信号ＤＡＴＡが出力されると、Ｄフリップフロップ１１６のクロック信号入力端ＣＫには、信号レベルの立ち上がりが１回しか供給されないため、Ｄフリップフロップ１１６からの反転出力信号はローレベルになることから、Ｄフリップフロップ１１７からはローレベルの入力データ信号ＤＳｉが出力される。Ｄフリップフロップ１１６はトグルであることから、反転出力信号の信号レベルの初期状態がいったん反転してしまうと、それ以降の入力データ信号ＤＳｉがすべて反転する危険がある。このようなことを防ぐために、Ｄフリップフロップ１１６は、Ｄフリップフロップ１１７にデータを供給した後、初期化回路１０４によって常にリセット動作が行われ、初期状態を補償するようにしている。
シリアルデータ信号ＤＡＴＡは、Ｔ４遅延回路１０１によって遅延時間Ｔ４だけ遅延されて信号Ｓ３２となる。該信号Ｓ３２は、更に入力信号遅延回路１０２によって遅延されて信号Ｓ３３となり、該信号Ｓ３３は、Ｄフリップフロップ１１７のクロック信号入力端ＣＫに入力され、Ｄフリップフロップ１１６の出力信号の転送に使用される。更に、初期化回路１０４は、信号Ｓ３３からリセットパルス信号Ｓ３４を生成してＤフリップフロップ１１６のリセット信号入力端Ｒに出力する。このため、Ｄフリップフロップ１１６は、Ｄフリップフロップ１１７にデータ転送した後、リセットが行われることになり、初期状態が保証される。
このような状態を図８のタイミングチャートを用いて説明する。
Ｄフリップフロップ１１６の反転出力信号Ｓ３５は、初期化回路１０４からのリセット信号Ｓ３４によって、最初はハイレベルになっている。Ｄフリップフロップ１１６のクロック信号入力端ＣＫに供給される信号Ｓ２１は、シリアルデータ信号ＤＡＴＡがＴ２遅延回路７１を通って作られる。このため、Ｄフリップフロップ１１６の反転出力信号Ｓ３５は、シリアルデータ信号ＤＡＴＡの信号レベルの立ち上がりで反転する。シリアルデータ信号ＤＡＴＡに「１」のデータが付加されている場合、シリアルデータ信号ＤＡＴＡの立ち上がりから時間Ｔ２後に、パルス幅Ｔ１の重畳パルスが挿入されている。
このため、Ｄフリップフロップ１１６の反転出力信号Ｓ３５は、前記重畳パルスの立ち上がりで再度反転し、Ｄフリップフロップ１１６の反転出力信号Ｓ３５はハイレベルに戻る。この後、シリアルデータ信号ＤＡＴＡの立ち上がりに遅延をつけた信号Ｓ３３の立ち上がりで、Ｄフリップフロップ１１７がＤフリップフロップ１１６の反転出力信号Ｓ３５をラッチすることで、マスター側送信回路部１１からの「１」のデータが伝播したことになる。
次に、マスター側送信回路部１１から伝播するデータが「０」の場合について、図９のタイミングチャートを使用して説明する。
マスター側送信回路部１１からのデータが「０」である場合、シリアルデータ信号ＤＡＴＡのハイレベルの期間にローレベルの重畳パルスが挿入されていない。このため、Ｄフリップフロップ１１６の反転出力信号Ｓ３５は、シリアルデータ信号ＤＡＴＡの立ち上がりで反転してローレベルになる。この状態でシリアルデータ信号ＤＡＴＡを遅延させた信号Ｓ３３が立ち上がることによって、Ｄフリップフロップ１１７が信号Ｓ３５のローレベルをラッチすることで、マスター側送信回路部１１からの「０」のデータが伝播する。
この状態にしておくと、Ｄフリップフロップ１１６の反転出力信号Ｓ３５がローレベルの状態で次のシリアルデータ信号ＤＡＴＡの立ち上がりを受けることになり、マスター側送信回路部１１からのデータが正確に伝わらなくなる。このため、Ｄフリップフロップ１１７をラッチさせた後、リセットパルスＳ３４を作成し、Ｄフリップフロップ１１６は、該リセットパルスＳ３４によって反転出力信号Ｓ３５を初期状態のハイレベルにする。このようにすることにより、各サイクルごとのマスター側送信回路部１１からのシリアルデータ信号ＤＡＴＡを正確に受信することができる。
次に、スレーブ側送受信回路ＳＬｋからマスター側送受信回路２にデータを送信する場合について説明する。
スレーブ側送受信回路ＳＬｋからデータ送信を行う場合、スレーブ側送受信回路ＳＬｋは、マスター側送受信回路２から入力されたシリアルデータ信号ＤＡＴＡをクロック信号として使用する。スレーブ側送受信回路ＳＬｋからデータを送信する場合、シリアルデータ信号ＤＡＴＡにおけるクロック信号ＴＣＬＫの立ち下がりに相当する立ち下がりを検出してから、ハイレベルのパルスを発生させる。スレーブ側送受信回路ＳＬｋからデータを送信する場合、「１」のデータを送信するときはクロック信号ＴＣＬＫのローレベルである期間にハイレベルのパルスを挿入する。図１０は、このような状態を示したタイミングチャートである。
また、スレーブ側送受信回路ＳＬｋからマスター側送受信回路２へ「０」のデータを送信する場合は、クロック信号ＴＣＬＫのローレベルに相当するシリアルデータ信号ＤＡＴＡのローレベルである期間にハイレベルのパルスを挿入しないようにする。図１１は、このような状態を示したタイミングチャートである。スレーブ側送受信回路ＳＬｋからデータを送信する場合、伝送路４がローレベルのときにハイレベルの重畳パルスを挿入することになる。しかし、この状態は、マスター側送受信回路２からは伝送路４をドライブしていない状態、すなわちＰＭＯＳトランジスタ３７及びＮＭＯＳトランジスタ３８が共にオフしているハイインピーダンス状態であることから、データの衝突が発生することはない。
図１０において、シリアルデータ信号ＤＡＴＡの立ち上がりで出力データ信号ＤＳｏをＤフリップフロップ９６にラッチする。これは、後述するが、スレーブ側送受信回路ＳＬｋでシリアルデータ信号ＤＡＴＡに重畳パルスを挿入した場合、該重畳パルスの立ち下がりをトリガとして、スレーブ側送受信回路ＳＬｋが誤って再度パルス送信を開始することを防ぐためである。出力データ信号ＤＳｏがハイレベルの場合、シリアルデータ信号ＤＡＴＡの立ち上がりでハイレベルの信号がＤフリップフロップ９６にラッチされ、Ｄフリップフロップ９６の出力信号Ｓ２５はハイレベルになる。シリアルデータ信号ＤＡＴＡが立ち下がって時間Ｔ２後に、ＮＯＲ回路８５からパルス幅Ｔ１の重畳パルスが出力される。ＡＮＤ回路８６の各入力端には、スレーブ側の送信データ信号に相当する信号Ｓ２５と、シリアルデータ信号ＤＡＴＡを遅延時間Ｔ４遅延させた信号Ｓ３２と、ＮＯＲ回路８５から出力された重畳パルス信号Ｓ２３とが対応して入力されている。
シリアルデータ信号ＤＡＴＡが立ち下がり時に、信号Ｓ２５がハイレベルであると、ＡＮＤ回路８６からパルス幅Ｔ１のパルスが出力され、ＰＭＯＳトランジスタ９２がオンして伝送路４にハイレベルのパルスを出力する。該パルスは時間Ｔ１後にローレベルに戻り、ＰＭＯＳトランジスタ９２はオフするが、伝送路４の電圧は、プルダウン抵抗５によってゆっくりと低下する。しかし、これでは、転送速度を上げることができず、誤動作の原因にもなるため、スレーブ側送信回路部１３では、ＰＭＯＳトランジスタ９２がオフした後、ＮＭＯＳトランジスタ９３を短期間オンさせることにより、伝送路４上の信号を急峻に立ち下げるようにしている。ＮＭＯＳトランジスタ９３のゲートには、ＡＮＤ回路８６の出力パルスをバッファ８８〜９１で遅延させた信号が入力されている。
ここで、伝送路４上の信号をローレベルに立ち下げたが、このままではスレーブ側送受信回路ＳＬｋは、シリアルデータ信号ＤＡＴＡのローレベルの期間に挿入したパルスの立ち下がりを検出してパルスを発生させ、このようなことが繰り返されて発振する。このような発振を防ぐために、ＮＭＯＳトランジスタ９３をオンさせて伝送路４上の信号を立ち下げるときに、ＮＭＯＳトランジスタ９３のゲートに入力される信号Ｓ２８を用いて、Ｄフリップフロップ９６をリセットして出力信号Ｓ２５をローレベルにする。このようにすることによって、スレーブ側送受信回路ＳＬｋから連続したパルスが出力されることを防止できる。このことは、図１０において、伝送路４上の信号の立ち下がりを検出して、信号Ｓ２３にパルスが２回発生しているが、１回目のパルスは「１」のデータを送信するために発生させたものであるが、２回目のパルスのときは、Ｄフリップフロップ９６がリセットされて信号Ｓ２５がローレベルになっているため、ＡＮＤ回路８６からパルスが出力されず、前記発振を防止することができる。
次に、マスター側送受信回路２がスレーブ側送受信回路ＳＬｋからの信号を受信する場合について説明する。
マスター側送受信回路２では、受信した信号からデータを抽出する際、伝送路４上の信号を遅延時間Ｔ４遅延させて反転させた信号Ｓ４と、信号Ｓ４を入力信号遅延回路４３で遅延させた信号Ｓ１３とを使用している。伝送路４上の信号の立ち下がりでＴ４遅延回路４２によって、信号Ｓ１２が緩やかに立ち下がる。図１０の遅延時間Ｔ４が経過したところで信号Ｓ１２がインバータ５３のしきい値を超え、インバータ５３の出力信号Ｓ４の信号レベルが反転する。マスター側送受信回路２はスレーブ側送受信回路ＳＬｋと同様に伝送路４上のシリアルデータ信号ＤＡＴＡをクロック信号としてＤフリップフロップ５７に供給しているが、マスター側受信回路部１２ではインバータ５６によって信号レベルを反転させた信号をＤフリップフロップ５７に供給している。
Ｄフリップフロップ５７は、反転出力端ＱＢから出力された信号がデータ入力端Ｄに入力され、クロック信号入力端ＣＫに入力された信号の立ち上がりで内部状態がトグルするようになっている。Ｄフリップフロップ５７は、初期状態はリセット信号入力端Ｒに入力された信号Ｓ１４よって反転出力信号Ｓ１５がハイレベルになっている。この状態で、Ｄフリップフロップ５７は、シリアルデータ信号ＤＡＴＡの立ち下がりを検出すると反転出力信号Ｓ１５の信号レベルが反転する。この後、シリアルデータ信号ＤＡＴＡにスレーブ側送受信回路ＳＬｋからのハイレベルのパルス信号が挿入されている場合、Ｄフリップフロップ５７は、反転出力信号Ｓ１５の信号レベルをもう一度反転させ、反転出力信号Ｓ１５はハイレベルになる。シリアルデータ信号ＤＡＴＡをＴ４遅延回路４２で遅延させて、更に入力信号遅延回路４３で遅延させた信号Ｓ１３により、Ｄフリップフロップ５７の反転出力信号Ｓ１５をＤフリップフロップ５８にラッチさせる。
このようにして、Ｄフリップフロップ５８からホスト装置ＨＣにスレーブ側送受信回路ＳＬｋからの「１」のデータが転送される。Ｄフリップフロップ５７はトグルであることから、初期状態が安定しないと信号が正確に伝えることができない。このため、Ｄフリップフロップ５７は、シリアルデータ信号ＤＡＴＡの立ち上がりを検出するたびにリセット回路４５によってリセットが行われることにより、各サイクルごとの初期状態を安定させている。該リセットを行うためのパルス信号は、信号Ｓ１３をインバータ５９で反転させた信号と信号Ｓ４をＯＲ回路６０で論理和を取ることにより、シリアルデータ信号ＤＡＴＡの立ち上がり後しばらくしてリセットパルスＳ１４が生成されるようにしている。このようにして、シリアルデータ信号ＤＡＴＡの立ち上がりでＤフリップフロップ５７の状態を初期化して、シリアルデータ信号ＤＡＴＡの立ち下がり部分でスレーブ側送受信回路ＳＬｋからのデータを受信することにより、Ｄフリップフロップ５７の状態を常に安定させることができる。
スレーブ側送受信回路ＳＬｋから「０」のデータを受信した場合を示した図１１において、スレーブ側送受信回路ＳＬｋは、「０」のデータを送信する場合、Ｄフリップフロップ９６では出力データ信号ＤＳｏのローレベルをシリアルデータ信号ＤＡＴＡの立ち上がりでラッチして、信号Ｓ２５をローレベルにする。この後、シリアルデータ信号ＤＡＴＡの立ち下がりを検出することで、ＮＯＲ回路８５からパルス幅Ｔ１のパルスが出力されるが、信号Ｓ２５がローレベルであることから、ＮＯＲ回路８５から出力されたパルスはＡＮＤ回路８６から出力されない。このため、出力信号生成回路７４は、シリアルデータ信号ＤＡＴＡにパルスを挿入しない。
この状態で、マスター側受信回路部１２は、シリアルデータ信号ＤＡＴＡの立ち下がりで、Ｄフリップフロップ５７がトグルして反転出力信号Ｓ１５をローレベルにする。シリアルデータ信号ＤＡＴＡにはスレーブ側送受信回路ＳＬｋからのデータ「１」を示すパルスがないため、Ｄフリップフロップ５８は、信号Ｓ１３の立ち上がりでローレベルの反転出力信号Ｓ１５をラッチする。このようにして、スレーブ側送受信回路ＳＬｋから「０」のデータが転送されたことになる。この後、シリアルデータ信号ＤＡＴＡの立ち上がりで信号Ｓ１４にリセットパルスが発生することでＤフリップフロップ５７はリセットされて初期状態に戻り、次のシリアルデータ信号ＤＡＴＡの立ち下がりでのスレーブ側送受信回路ＳＬｋからのデータの受信を正確に行うことができる。
なお、前記説明では、伝送路４がプルダウン抵抗５でプルダウンされている場合を例にして説明したが、本発明は、図１２で示すように、伝送路４をプルアップ抵抗７でプルアップした場合にも適用することができる。この場合、マスター側送受信回路２は、図１３のようになり、スレーブ側送受信回路３は、図１４のようになる。なお、図１３では、図５と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図５との相違点のみ説明する。また、図１４では、図６と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図６との相違点のみ説明する。
図１３における図５との相違点は、マスター側送信回路部１１において、ＥｘＮＯＲ回路３５をＮＯＲ回路３５ａに、ＯＲ回路３６をＥｘＯＲ回路３６ａにそれぞれ置き換え、マスター側受信回路部１２のバッファ４１をインバータ４１ａに置き換えたことにある。
このように、出力バッファであるＰＭＯＳトランジスタ３７とＮＭＯＳトランジスタ３８をドライブするゲートが変更され、ＰＭＯＳトランジスタ３７のゲートにはＮＯＲ回路３５ａの出力信号が入力され、ＮＭＯＳトランジスタ３８のゲートには、ＥｘＯＲ回路３６ａの出力信号が入力されている。また、シリアルデータ信号ＤＡＴＡは、インバータ４１ａで信号レベルが反転されてマスター側受信回路部１２内に供給される。
このようにすることで、クロック信号ＴＣＬＫがハイレベルのときシリアルデータ信号ＤＡＴＡはローレベルになり、この期間中に「１」のデータをスレーブ側送受信回路ＳＬ１〜ＳＬｎに転送するときは、ＡＮＤ回路３４の出力信号Ｓ５がＰＭＯＳトランジスタ３７及びＮＭＯＳトランジスタ３８の各ゲートにそれぞれ出力され、シリアルデータ信号ＤＡＴＡはローレベルである期間中にハイレベルのパルスが重畳される。クロック信号ＴＣＬＫがローレベルに立ち下がるとＰＭＯＳトランジスタ３７及びＮＭＯＳトランジスタ３８は共にオフしてマスター側送信回路部１１の出力端がハイインピーダンス状態になる。
伝送路４はプルアップ抵抗７によってゆっくりハイレベルになっていくが、ＡＮＤ回路３９の出力信号Ｓ８によって、ＰＭＯＳトランジスタ３７は短い期間オンした後再びオフする。このため、伝送路４がプルアップ抵抗７によってプルアップされたときに、シリアルデータ信号ＤＡＴＡは短時間にハイレベルになり、伝送路４は、プルアップ抵抗７によってハイレベルに固定された状態で、マスター側送信回路部１１の出力端がハイインピーダンス状態になって安定する。このような動作における各信号のタイミングを示したタイミングチャートを図１５に示す。
一方、図１４における図６との相違点は、インバータ９７を追加したことと、インバータ８７をバッファ８７ａに、バッファ９１をインバータ９１ａに置き換えたことにある。
このように、ＰＭＯＳトランジスタ９２及びＮＭＯＳトランジスタ９３の各ゲートに入力される信号が変更され、シリアルデータ信号ＤＡＴＡがローレベルからハイレベルに変化したときに、スレーブ側送受信回路ＳＬｋから「１」のデータをマスター側送受信回路２に送信する場合、ＡＮＤ回路８６からパルスが出力され、該パルスによって最初にＮＭＯＳトランジスタ９３が短時間オンする。
このことにより、シリアルデータ信号ＤＡＴＡがローレベルに立ち下がった後、ＮＭＯＳトランジスタ９３がオフし、この後、バッファ８８〜９０及びインバータ９１ａで信号Ｓ２４が遅延されると共に信号レベルが反転されてＰＭＯＳトランジスタ９２のゲートに入力され、ＰＭＯＳトランジスタ９２が短時間オンする。このため、伝送路４がプルアップ抵抗７によってプルアップされたときに、シリアルデータ信号ＤＡＴＡは短時間にハイレベルになり、伝送路４は、プルアップ抵抗７によってハイレベルに固定された状態で、スレーブ側送信回路部１３の出力端がハイインピーダンス状態になって安定する。このような動作における各信号のタイミングを示したタイミングチャートを図１６に示す。
このように、伝送路４がプルアップされた状態でも問題なくマスター側送受信回路２とスレーブ側送受信回路ＳＬ１〜ＳＬｎとの間で通信を行うことができる。
本発明の第１の実施の形態におけるシリアル通信装置の例を示した概略のブロック図である。 図１で示したシリアル通信装置１の通信プロトコルの例を示した図である。 図１のシリアル通信装置の使用例を示したブロック図である。 認証時のフラグＦの例を示した図である。 図１のマスター側送受信回路２の回路例を示した図である。 スレーブ側送受信回路ＳＬｋの回路例を示した図である。 シリアル通信装置１による通信波形例を示した図である。 図５及び図６における各波形例を示したタイミングチャートである。 図５及び図６における各波形例を示したタイミングチャートである。 図５及び図６における各波形例を示したタイミングチャートである。 図５及び図６における各波形例を示したタイミングチャートである。 本発明の第１の実施の形態におけるシリアル通信装置の他の例を示した概略のブロック図である。 図１２のマスター側送受信回路２の回路例を示した図である。 スレーブ側送受信回路ＳＬｋの他の回路例を示した図である。 図１３及び図１４における各波形例を示したタイミングチャートである。 図１３及び図１４における各波形例を示したタイミングチャートである。 デジタル信号をシリアル通信で伝送する方法の従来例を示した図である。 デジタル信号をシリアル通信で伝送する方法の他の従来例を示した図である。 デジタル信号をシリアル通信で伝送する方法の他の従来例を示した図である。 デジタル信号をシリアル通信で伝送する方法の他の従来例を示した図である。 半二重通信を行うシリアル通信装置の従来例を示した概略のブロック図である。
符号の説明
１ シリアル通信装置
２ マスター側送受信回路
４ 伝送路
５ プルダウン抵抗
７ プルアップ抵抗
１１ マスター側送信回路部
１２ マスター側受信回路部
１３ スレーブ側送信回路部
１４ スレーブ側受信回路部
２１，７１ Ｔ２遅延回路
２２，７２ Ｔ１遅延回路
２３，７３ 重畳パルス生成回路
２４，７４ 出力信号生成回路
４２，１０１ Ｔ４遅延回路
４３，１０２ 入力信号遅延回路
４４，１０３ データ抽出回路
４５，１０４ 初期化回路
ＨＣ ホスト装置
ＳＣ１〜ＳＣｎ スレーブ装置
ＳＬ１〜ＳＬｎ スレーブ側送受信回路

Claims (23)

  1. 第１の送受信回路と少なくとも１つの第２の送受信回路とが１つの伝送路で接続され、該第１及び第２の各送受信回路間で半二重通信によるシリアル通信を行うシリアル通信装置において、
    前記第１の送受信回路は、前記第２の送受信回路に出力する２値の第１送信用データに応じて、外部から入力された２値のクロック信号における所定の第１信号レベルの期間に該第１信号レベルと相反する第２信号レベルの第１重畳パルスを重畳させて生成したシリアルデータ信号ＤＡＴＡを前記伝送路に出力し、
    前記第２の送受信回路は、前記第１の送受信回路に出力する２値の第２送信用データに応じて、前記伝送路から入力された前記シリアルデータ信号ＤＡＴＡにおける前記クロック信号の第２信号レベルに相当する期間に第１信号レベルの第２重畳パルスを重畳させることを特徴とするシリアル通信装置。
  2. 前記第１の送受信回路は、
    前記クロック信号に対して第１信号レベルの期間に前記第１重畳パルスを重畳させて前記シリアルデータ信号ＤＡＴＡを生成し前記伝送路に出力する第１の送信回路部と、
    前記シリアルデータ信号ＤＡＴＡから前記第２重畳パルスを抽出し前記第２送信用データの抽出を行う第１の受信回路部と、
    を備えることを特徴とする請求項１記載のシリアル通信装置。
  3. 前記第２の送受信回路は、
    前記クロック信号における第２信号レベルの期間に相当する前記シリアルデータ信号ＤＡＴＡの期間に前記第２重畳パルスを重畳させて前記伝送路に送信する第２の送信回路部と、
    前記第１の送受信回路から入力されたシリアルデータ信号ＤＡＴＡから前記第１重畳パルスを抽出し前記第１送信用データの抽出を行う第２の受信回路部と、
    を備えることを特徴とする請求項１又は２記載のシリアル通信装置。
  4. 前記第１の送信回路部は、所定の起点より始まるパルス幅Ｔ３の前記クロック信号の第１信号レベルの期間に、該起点から時間Ｔ２が経過した時点で、前記第２信号レベルのパルス幅Ｔ１の前記第１重畳パルスを重畳させて前記シリアルデータ信号ＤＡＴＡにおける１ビット分の所定の２値のレベルを表すと共に、前記起点から時間Ｔ２が経過した時点で、前記第１重畳パルスがない場合は、前記シリアルデータ信号ＤＡＴＡにおける１ビット分の他の２値のレベルを表し、更に前記パルス幅Ｔ１とパルス幅Ｔ３及び時間Ｔ２がＴ１＜Ｔ２＜Ｔ３でかつ（Ｔ１＋Ｔ２）＜Ｔ３の関係が成り立つように、前記シリアルデータ信号ＤＡＴＡを生成して１ビットずつ連続してデータを出力するシリアル通信を行うことを特徴とする請求項２記載のシリアル通信装置。
  5. 前記第２の送信回路部は、所定の起点より始まるパルス幅Ｔ３の前記クロック信号の第２信号レベルに相当する前記シリアルデータ信号ＤＡＴＡにおける第２信号レベルの期間に、該起点から時間Ｔ２が経過した時点で、前記第１信号レベルのパルス幅Ｔ１の前記第２重畳パルスを重畳させて前記シリアルデータ信号ＤＡＴＡにおける１ビット分の所定の２値のレベルを表すと共に、前記起点から時間Ｔ２が経過した時点で、前記第２重畳パルスがない場合は、前記シリアルデータ信号ＤＡＴＡにおける１ビット分の他の２値のレベルを表し、更に前記パルス幅Ｔ１とパルス幅Ｔ３及び時間Ｔ２がＴ１＜Ｔ２＜Ｔ３でかつ（Ｔ１＋Ｔ２）＜Ｔ３の関係が成り立つように、前記シリアルデータ信号ＤＡＴＡを生成して１ビットずつ連続してデータを出力するシリアル通信を行うことを特徴とする請求項３記載のシリアル通信装置。
  6. 前記第１の送信回路部は、
    入力された前記クロック信号を時間Ｔ２だけ遅延させて出力する第１のＴ２遅延回路部と、
    該第１のＴ２遅延回路部の出力信号を時間Ｔ１だけ遅延させて出力する第１のＴ１遅延回路部と、
    前記第１のＴ２遅延回路部の出力信号と該第１のＴ１遅延回路部の出力信号から、パルス幅Ｔ１の前記第１重畳パルスを生成して出力する第１重畳パルス生成回路部と、
    前記クロック信号に、該第１重畳パルス生成回路部から出力された第１重畳パルスを前記第１送信用データに応じて重畳させて、順次１ビット分のデータ信号を生成して前記シリアルデータ信号ＤＡＴＡを生成し前記伝送路に出力する第１の出力信号生成回路部と、
    を備えることを特徴とする請求項４記載のシリアル通信装置。
  7. 前記第１の受信回路部は、
    受信したシリアルデータ信号ＤＡＴＡを時間（Ｔ１＋Ｔ２）以上である時間Ｔ４だけ遅延させて出力する第１のＴ４遅延回路部と、
    該第１のＴ４遅延回路部から出力された信号を所定の時間遅延させて出力する第１の入力信号遅延回路部と、
    前記受信したシリアルデータ信号ＤＡＴＡと、該第１の入力信号遅延回路部の出力信号とから、前記第２送信用データを抽出して出力する第１のデータ抽出回路部と、
    を備えることを特徴とする請求項４又は６記載のシリアル通信装置。
  8. 前記第２の受信回路部は、
    受信したシリアルデータ信号ＤＡＴＡを時間（Ｔ１＋Ｔ２）以上である時間Ｔ４だけ遅延させて出力する第２のＴ４遅延回路部と、
    該第２のＴ４遅延回路部から出力された信号を所定の時間遅延させて出力する第２の入力信号遅延回路部と、
    前記受信したシリアルデータ信号ＤＡＴＡ及び該第２の入力信号遅延回路部の出力信号から、前記第１送信用データを抽出して出力する第２のデータ抽出回路部と、
    を備えることを特徴とする請求項５記載のシリアル通信装置。
  9. 前記第２の送信回路部は、
    受信した前記シリアルデータ信号ＤＡＴＡを時間Ｔ２だけ遅延させて出力する第２のＴ２遅延回路部と、
    該第２のＴ２遅延回路部の出力信号を時間Ｔ１だけ遅延させて出力する第２のＴ１遅延回路部と、
    前記第２のＴ２遅延回路部の出力信号と該第２のＴ１遅延回路部の出力信号から、パルス幅Ｔ１の前記第２重畳パルスを生成して出力する第２重畳パルス生成回路部と、
    受信したシリアルデータ信号ＤＡＴＡにおける前記クロック信号の第２信号レベルに相当する期間に、該第２重畳パルス生成回路部から出力された前記第２重畳パルスを前記第２送信用データに応じて重畳させて、順次１ビット分のデータ信号を生成して前記シリアルデータ信号ＤＡＴＡを生成し前記伝送路に出力する第２の出力信号生成回路部と、
    を備えることを特徴とする請求項５又は８記載のシリアル通信装置。
  10. 前記第１の出力信号生成回路部は、前記シリアルデータ信号ＤＡＴＡが第２信号レベルの期間、出力端をハイインピーダンス状態にすることを特徴とする請求項６記載のシリアル通信装置。
  11. 前記第１の出力信号生成回路部は、前記伝送路がプルダウン抵抗でプルダウンされている場合、前記シリアルデータ信号ＤＡＴＡの立ち下がり時に該プルダウン抵抗を所定の時間短絡させることを特徴とする請求項６又は１０記載のシリアル通信装置。
  12. 前記第１の出力信号生成回路部は、前記伝送路がプルアップ抵抗でプルアップされている場合、前記シリアルデータ信号ＤＡＴＡの立ち上がり時に該プルアップ抵抗を所定の時間短絡させることを特徴とする請求項６又は１０記載のシリアル通信装置。
  13. 前記第２の出力信号生成回路部は、前記シリアルデータ信号ＤＡＴＡが第１信号レベルの期間、出力端をハイインピーダンス状態にすることを特徴とする請求項９記載のシリアル通信装置。
  14. 前記第２の出力信号生成回路部は、前記伝送路がプルダウン抵抗でプルダウンされている場合、前記シリアルデータ信号ＤＡＴＡの立ち下がり時に該プルダウン抵抗を所定の時間短絡させることを特徴とする請求項９又は１３記載のシリアル通信装置。
  15. 前記第２の出力信号生成回路部は、前記伝送路がプルアップ抵抗でプルアップされている場合、前記シリアルデータ信号ＤＡＴＡの立ち上がり時に該プルアップ抵抗を所定の時間短絡させることを特徴とする請求項９又は１３記載のシリアル通信装置。
  16. 第１の送受信回路と少なくとも１つの第２の送受信回路とが１つの伝送路で接続され、該第１及び第２の各送受信回路間で半二重通信によるシリアル通信を行うシリアル通信装置のシリアル通信方法において、
    前記第２の送受信回路に出力する２値の第１送信用データに応じて、外部から入力された２値のクロック信号における所定の第１信号レベルの期間に該第１信号レベルと相反する第２信号レベルの第１重畳パルスを重畳させて生成したシリアルデータ信号ＤＡＴＡを前記伝送路に出力し、
    前記第１の送受信回路に出力する２値の第２送信用データに応じて、前記伝送路から入力された前記シリアルデータ信号ＤＡＴＡにおける前記クロック信号の第２信号レベルに相当する期間に第１信号レベルの第２重畳パルスを重畳させることを特徴とするシリアル通信方法。
  17. 所定の起点より始まるパルス幅Ｔ３の前記クロック信号の第１信号レベルの期間に、該起点から時間Ｔ２が経過した時点で、前記第２信号レベルのパルス幅Ｔ１の前記第１重畳パルスを重畳させて前記シリアルデータ信号ＤＡＴＡにおける１ビット分の所定の２値のレベルを表すと共に、前記起点から時間Ｔ２が経過した時点で、前記第１重畳パルスがない場合は、前記シリアルデータ信号ＤＡＴＡにおける１ビット分の他の２値のレベルを表し、更に前記パルス幅Ｔ１とパルス幅Ｔ３及び時間Ｔ２がＴ１＜Ｔ２＜Ｔ３でかつ（Ｔ１＋Ｔ２）＜Ｔ３の関係が成り立つように、前記シリアルデータ信号ＤＡＴＡを生成して１ビットずつ連続してデータを出力するシリアル通信を行うことを特徴とする請求項１６記載のシリアル通信方法。
  18. 所定の起点より始まるパルス幅Ｔ３の前記クロック信号の第２信号レベルに相当する前記シリアルデータ信号ＤＡＴＡにおける第２信号レベルの期間に、該起点から時間Ｔ２が経過した時点で、前記第１信号レベルのパルス幅Ｔ１の前記第２重畳パルスを重畳させて前記シリアルデータ信号ＤＡＴＡにおける１ビット分の所定の２値のレベルを表すと共に、前記起点から時間Ｔ２が経過した時点で、前記第２重畳パルスがない場合は、前記シリアルデータ信号ＤＡＴＡにおける１ビット分の他の２値のレベルを表し、更に前記パルス幅Ｔ１とパルス幅Ｔ３及び時間Ｔ２がＴ１＜Ｔ２＜Ｔ３でかつ（Ｔ１＋Ｔ２）＜Ｔ３の関係が成り立つように、前記シリアルデータ信号ＤＡＴＡを生成して１ビットずつ連続してデータを出力するシリアル通信を行うことを特徴とする請求項１６又は１７記載のシリアル通信方法。
  19. ホスト装置に接続された第１の送受信回路と、該ホスト装置と通信を行う所定の機能を有したスレーブ装置に対応して接続された少なくとも１つの第２の送受信回路とが１つの伝送路で接続され、該第１及び第２の各送受信回路間で半二重通信によるシリアル通信を行うシリアル通信装置を備えたシステム装置において、
    前記シリアル通信装置の第１の送受信回路は、前記ホスト装置から前記スレーブ装置に送信する２値の第１送信用データに応じて、前記ホスト装置から入力された２値のクロック信号における所定の第１信号レベルの期間に該第１信号レベルと相反する第２信号レベルの第１重畳パルスを重畳させて生成したシリアルデータ信号ＤＡＴＡを前記伝送路を介して前記第２の送受信回路に出力し、
    前記シリアル通信装置の第２の送受信回路は、対応する前記スレーブ装置から前記ホスト装置に送信する２値の第２送信用データに応じて、前記第１の送受信回路から入力された前記シリアルデータ信号ＤＡＴＡにおける前記クロック信号の第２信号レベルに相当する期間に第１信号レベルの第２重畳パルスを重畳させることを特徴とするシステム装置。
  20. 前記第１の送受信回路は、
    前記クロック信号に対して第１信号レベルの期間に前記第１重畳パルスを重畳させて前記シリアルデータ信号ＤＡＴＡを生成し前記伝送路に出力する第１の送信回路部と、
    前記シリアルデータ信号ＤＡＴＡから前記第２重畳パルスを抽出し前記第２送信用データの抽出を行う第１の受信回路部と、
    を備えることを特徴とする請求項１９記載のシステム装置。
  21. 前記第２の送受信回路は、
    前記クロック信号における第２信号レベルの期間に相当する前記シリアルデータ信号ＤＡＴＡの期間に前記第２重畳パルスを重畳させて前記伝送路に送信する第２の送信回路部と、
    前記第１の送受信回路から入力されたシリアルデータ信号ＤＡＴＡから前記第１重畳パルスを抽出し前記第１送信用データの抽出を行う第２の受信回路部と、
    を備えることを特徴とする請求項１９又は２０記載のシステム装置。
  22. 前記第１の送信回路部は、所定の起点より始まるパルス幅Ｔ３の前記クロック信号の第１信号レベルの期間に、該起点から時間Ｔ２が経過した時点で、前記第２信号レベルのパルス幅Ｔ１の前記第１重畳パルスを重畳させて前記シリアルデータ信号ＤＡＴＡにおける１ビット分の所定の２値のレベルを表すと共に、前記起点から時間Ｔ２が経過した時点で、前記第１重畳パルスがない場合は、前記シリアルデータ信号ＤＡＴＡにおける１ビット分の他の２値のレベルを表し、更に前記パルス幅Ｔ１とパルス幅Ｔ３及び時間Ｔ２がＴ１＜Ｔ２＜Ｔ３でかつ（Ｔ１＋Ｔ２）＜Ｔ３の関係が成り立つように、前記シリアルデータ信号ＤＡＴＡを生成して１ビットずつ連続してデータを出力するシリアル通信を行うことを特徴とする請求項２０記載のシステム装置。
  23. 前記第２の送信回路部は、所定の起点より始まるパルス幅Ｔ３の前記クロック信号の第２信号レベルに相当する前記シリアルデータ信号ＤＡＴＡにおける第２信号レベルの期間に、該起点から時間Ｔ２が経過した時点で、前記第１信号レベルのパルス幅Ｔ１の前記第２重畳パルスを重畳させて前記シリアルデータ信号ＤＡＴＡにおける１ビット分の所定の２値のレベルを表すと共に、前記起点から時間Ｔ２が経過した時点で、前記第２重畳パルスがない場合は、前記シリアルデータ信号ＤＡＴＡにおける１ビット分の他の２値のレベルを表し、更に前記パルス幅Ｔ１とパルス幅Ｔ３及び時間Ｔ２がＴ１＜Ｔ２＜Ｔ３でかつ（Ｔ１＋Ｔ２）＜Ｔ３の関係が成り立つように、前記シリアルデータ信号ＤＡＴＡを生成して１ビットずつ連続してデータを出力するシリアル通信を行うことを特徴とする請求項２１記載のシステム装置。
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