KR101034338B1 - 데이터 전송회로 - Google Patents

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Abstract

주기가 다른 클록신호를 사용하는 회로 사이에서, 확실하게 데이터를 전송 할 수 있는 데이터 전송회로를 제공한다. 송신부(10)는, 송신 클록신호 clk1에 따라 송신 데이터 in을 레지스터(12)에 받아들여 전송로(4)로 출력하는 동시에, 스트로브 생성 카운터(11)에서 송신 클록신호 clk1의 카운트를 개시한다. 카운트값이 설정값 value에 도달했을 때에 스트로브 신호 strobeo를 출력한다. 수신부(20)에서는, 수신 클록신호 clk2에 따라 전송 데이터 datai를 레지스터(22)에 받아들인다. 에지 검출부(21)는, 스트로브 신호 strobei를 검출하면, 수신 클록신호 1주기분의 펄스폭의 확정신호 valid를 생성한다. 레지스터(23)에서는, 확정신호 valid가 주어지고 있을 때에, 수신 클록신호 clk2에 따라 레지스터(22)에서 출력되는 데이터 reg2을 받아들여, 수신 데이터 reg3로서 출력한다.
데이터 전송회로, 주기, 클록신호, 카운트값, 설정값, 스트로브 생성, 에지 검출

Description

데이터 전송회로{DATA TRANSMISSION CIRCUIT}
도 1은 본 발명의 실시예 1을 나타낸 데이터 전송회로의 구성도이다.
도 2는 종래의 비동기 데이터 전송방법의 설명도이다.
도 3은 종래의 비동기 인터페이스의 문제점을 나타낸 설명도이다.
도 4는 도 1의 데이터 전송회로의 동작을 나타낸 신호파형도이다.
도 5는 본 발명의 실시예 2를 나타낸 데이터 전송회로의 구성도이다.
도 6은 도 5의 데이터 전송회로의 동작을 나타낸 신호파형도이다.
도 7은 본 발명의 실시예 3을 나타낸 데이터 전송회로의 구성도이다.
도 8은 도 7의 데이터 전송회로의 동작을 나타낸 신호파형도이다.
* 도면의 주요부분에 대한 부호의 설명 *
3, 4: 전송로 11: 스트로브 생성 카운터
12, 22, 23, 31, 41, 42: 레지스터
21: 에지 검출기 24: 게이트
30: 송신부 32: 토글 검출기
33: 스트로브 생성기 40: 수신부
43: 확정신호 생성기
본 발명은, 주기가 다른 클록신호를 사용하는 회로 사이에서 데이터를 전송하는 데이터 전송회로에 관한 것이다.
[특허문헌 1] 일본 특허공개 2002-215568호 공보
도 2a 및 도 2b는, 상기 특허문헌 1에 기재된 종래의 비동기 데이터 전송방법의 설명도이다. 도 2a는, LSI 내부의 TCLK(송신측 동작 클록) 동작부와 RCLK(수신측 동작 클록) 동작부의 비동기 인터페이스의 회로 구성도, 및 도 2b는, 도 2a의 동작을 나타낸 신호파형도이다.
도 2a에 도시된 것과 같이, TCLK 동작부는, 송신측 동작 클록 TCLK의 타이밍으로 전송 기준신호 STBT를 출력하는 플립플롭(이하, 「FF」라고 한다) 1과, 이 송신측 동작 클록 TCLK의 타이밍으로 전송해야 할 송신 데이터 DIT를 받아들여 전송 데이터 DOT로서 출력하는 FF 2를 갖고 있다. 전송 기준신호 STBT와 전송 데이터 DOT는, 전송로 3, 4를 통해 RCLK 동작부로 전송되도록 되어 있다. 전송로 3, 4는, 전송 기준신호 STBT의 지연에 비해 전송 데이터 DOT의 지연이 커지도록 레이아웃되어 있다.
또한, RCLK 동작부는, 전송로 3을 거쳐서 전송되어 온 전송 기준신호 STBR를, 수신측 동작 클록 RCLK의 타이밍으로 받아들여 확정신호 VAL로서 출력하는 FF 5와, 전송로 4로부터 수신한 전송 데이터 DIR을, 이 수신측 동작 클록 RCLK의 타이밍으로 받아들여 출력 데이터 DOR를 출력하는 FF 6을 갖고 있다.
이 비동기 인터페이스에서는, 전송 기준신호 STBT의 지연에 비해 전송 데이터 DOT의 지연이 크고, 이 지연시간의 차이는, 전송 기준신호 STBR의 어서트를 최초로 샘플링한 클록·에지에서는, 항상 유효한 전송 데이터 DIR이 샘플링될 수 있는 양으로 되어 있다. 이를 위해, 도 2b에 도시된 것과 같이, 수신측에서는, 전송 기준신호 STBR의 어서트를 검출한 수신측 동작 클록 RCLK의 에지에서 샘플링한 전송 데이터 DIR를 받아들여, 출력 데이터 DOR로서 사용하면 된다. 상기 특허문헌 1에는, 이것에 의해 비동기회로이면서 동기회로와 동등한 방법으로 시뮬레이션을 행하여, 회로의 정당성의 검증을 행할 수 있다고 기재되어 있다.
그러나, 도 2a의 비동기 인터페이스에서는, 다음과 같은 과제가 있었다.
도 3a∼도 3c는, 종래의 비동기 인터페이스의 문제점을 나타낸 설명도이다.
(1) 도 3a에 도시된 것과 같이, 송신측 동작 클록 TCLK에 대해 수신측 동작 클록 RCLK의 주기쪽이 긴 경우, 이들 클록 TCLK, RCLK가 특정한 위상관계에 있을 때에, 전송 기준신호 STBR를 수신측 동작 클록 RCLK으로 받아들일 수 있다. 이 때문에, 전송 데이터 DIR가 천이하고 있음에도 불구하고, 다음 단의 FF에 출력 데이터 DOR를 출력할 수 없는 경우가 있다.
(2) 도 3b에 도시된 것과 같이, 송신측 동작 클록 TCLK에 대해 수신측 동작 클록 RCLK의 주기쪽이 짧은 경우, 전송 데이터 DIR가 확정하기 전에 확정신호 VAL이 출력되어 버려, 다음단의 FF에 불확정한 출력 데이터 DOR를 출력해버리는 경우가 있다.
(3) 도 3c에 도시된 것과 같이, 전송 기준신호 STBR에 대해 전송 데이터 DIR이 느린 경우, 확정신호 VAL이 액티브로 되어 있음에도 불구하고, 출력 데이터 DOR이 갱신 전의 것이거나, 불확정한 데이터로 되는 일이 있다.
이와 같이, 송신측 동작 클록 TCLK와 수신측 동작 클록 RCLK의 주기가 다르기 때문에, 이들 클록 TCLK, RCLK의 위상관계가 고정되지 않는다. 이 때문에, 송신측 동작 클록 TCLK로 구동되는 전송 데이터 DOT나 전송 기준신호 STBT를, 수신측 동작 클록 RCLK의 타이밍으로 확실하게 받아들일 수 있다고 하는 논리적인 보증이 없다고 하는 과제가 있었다.
본 발명은, 주기가 다른 클록신호를 사용하는 회로 사이에서, 확실하게 데이터를 전송할 수 있는 데이터 전송회로를 제공하는 것을 목적으로 하고 있다.
본 발명은, 송신측과 수신측 사이에서 주파수가 다른 클록신호를 이용하여 데이터의 전송을 행하는 데이터 전송회로에 있어서, 송신측은, 기록 허가신호가 주어졌을 때에, 송신 클록신호의 타이밍에 따라 송신 데이터를 받아들여 전송로로 출력하는 제 1 레지스터와, 상기 기록 허가신호가 주어졌을 때에, 스트로브 신호의 송신과 상기 송신 클록신호의 카운트를 개시하고, 해당 송신 클록신호의 카운트값 이 설정값에 도달했을 때에 해당 스트로브 신호의 송신을 정지하는 스트로브 생성부를 구비하고, 수신측은, 수신 클록신호의 타이밍에 따라 상기 전송로 상의 데이터를 받아들여 유지하는 제 2 레지스터와, 상기 스트로브 신호를 수신하고 해당 스트로브 신호의 정지를 검출했을 때에, 상기 수신 클록신호의 1주기분의 펄스폭을 갖는 확정신호를 출력하는 에지 검출부와, 상기 확정신호가 주어지고 있을 때에, 상기 수신 클록신호의 타이밍에 따라 상기 제 2 레지스터에 유지되어 있는 데이터를 받아들여 수신 데이터로서 출력하는 제 3 레지스터를 구비한 것을 특징으로 하고 있다.
[발명을 실시하기 위한 최량의 형태]
송신측은, 송신 클록신호에 따라 송신 데이터를 전송로로 출력하는 동시에, 이 송신 클록신호의 카운트를 개시하고, 그 카운트값이 제어장치에서 주어지는 설정값에 도달했을 때에 수신측에 대해 데이터의 수신을 지시한다. 수신측은, 송신측으로부터의 지시에 따라, 수신 클록신호의 1주기분의 펄스폭을 갖는 확정신호를 생성하고, 이 확정신호가 주어지고 있을 때에, 수신 클록신호에 따라 상기 전송로 상의 데이터를 받아들여 수신 데이터로 한다.
본 발명의 상기한 목적과 기타 목적 및 신규한 특징은, 다음의 바람직한 실시예의 설명을 첨부도면과 대조하여 읽으면, 더욱 더 완전하게 밝혀질 것이다. 단, 도면은, 오로지 해설을 위한 것으로, 본 발명의 범위를 한정하는 것은 아니다.
[실시예 1]
도 1은, 본 발명의 실시예 1을 나타낸 데이터 전송회로의 구성도이다.
이 데이터 전송회로는, 송신부(10) 및 수신부(20)와, 이들 사이를 접속하는 스트로브 신호용의 전송로 3 및 복수의 데이터를 병렬로 전송하는 전송로(4)로 구성되어 있다.
송신부(10)는, 스트로브 생성 카운터(11)와 레지스터 12를 갖고 있다.
스트로브 생성 카운터(11)는, 설정값 value와, 기록제어신호 we와, 송신 클록신호 clk1이 주어져, 스트로브 신호 strobeo를 출력하는 것이다. 이 스트로브 생성 카운터(11)에서는, 기록제어신호 we가 액티브로 되면, 다음의 송신 클록신호 clk1의 상승의 타이밍에서 스트로브 신호 strobeo를 액티브로 하여 출력하고, 송신 클록신호 clk1의 카운트를 개시한다. 그리고, 그 카운트값이 설정값 value에 도달했을 때에, 스트로브 신호 strobeo를 비액티브로 하는 것이다. 스트로브 신호 strobeo는, 이 송신부(10)에 접속된 전송로(3)로 출력되도록 되어 있다.
레지스터 12는, 기록제어신호 we가 액티브일 때에, 송신 클록신호 clk1의 상승의 타이밍에서 송신 데이터 in을 받아들여 유지하고, 전송 데이터 datao로서 전송로 4에 출력하는 것이다.
한편, 수신부(20)는, 에지 검출기(21)와 레지스터 22, 23을 갖고 있다.
에지 검출기(21)는, 스트로브 신호 strobei와 수신 클록신호 clk2가 주어져, 확정신호 valid를 출력하는 것이다. 이 에지 검출기(21)에서는, 전송로 3에서 수신한 스트로브 신호 strobei가 비액티브로 된 후의, 다음의 수신 클록신호 clk2의 상 승의 타이밍에서, 이 수신 클록신호 clk2의 1주기분의 펄스폭을 갖는 확정신호 valid를 출력하도록 되어 있다.
레지스터 22는, 수신 클록신호 clk2의 상승의 타이밍에서, 전송로 4에서 수신한 전송 데이터 datai를 받아들여 유지하고, 데이터 reg2로서 출력하는 것이다. 또한, 레지스터 23은, 확정신호 valid가 주어지고 있을 때에, 수신 클록신호 clk2의 상승의 타이밍에서, 레지스터 22의 데이터 reg2을 받아들여 유지하고, 수신 데이터 reg3로서 출력하는 것이다.
이때, 스트로브 생성 카운터(11)에 대한 설정값 value는, 송신 클록신호 clk1과 수신 클록신호 clk2의 주기에 따라, 에지 검출기(21)가 스트로브 신호 strobei의 에지를 검출할 수 있도록 미리 정해져 있다. 또한, 전송로 3에 있어서의 스트로브 신호 strobei의 지연시간은, 전송로 4에 있어서의 전송 데이터 datai의 지연시간보다도 길어지도록 설정되어 있다.
도 4a 및 도 4b는, 도 1의 데이터 전송회로의 동작을 나타낸 신호파형도이다.
도 4a는, 송신 클록신호 clk1의 주기가 수신 클록신호 clk2보다도 짧은 경우의 동작을 나타내고 있다.
우선, 송신부(10)에서, 기록제어신호 we가 액티브("H")가 되어, 송신 데이터 in이 "D1"으로 천이한다. 그후의 송신 클록신호 clk1의 상승의 타이밍에서, 송신 데이터 in이 레지스터 12에 받아들여지는 동시에, 스트로브 신호 strobeo가 액티브로 되어 전송로 3으로 출력된다. 또한, 레지스터 12에 받아들여진 송신 데이터 in("D1")은, 전송 데이터 datao로서 전송로 4에 출력된다.
스트로브 신호 strobeo와 전송 데이터 datao는, 전송로 3, 4를 통해 수신부(20)로, 각각 스트로브 신호 strobei와 전송 데이터 datai로서 주어진다.
수신부(20)에서는, 전송로 3을 거쳐 전송된 스트로브 신호 strobei가 에지 검출기(21)에 주어진다. 이 시점에서는, 스트로브 신호 strobei는 "H"이므로, 에지 검출기(21)의 출력 신호는 "L"이 되어, 확정신호 valid는 출력되지 않는다.
또한, 전송로 4를 거쳐 전송된 전송 데이터 datai("D1")은, 수신 클록신호 clk2의 상승의 타이밍에서 레지스터 22에 받아들여진다. 레지스터 22에 받아들여진 데이터 reg2은, 레지스터 23의 입력 단자 D에 주어진다.
다음에, 송신 클록신호 clk1의 클록수가 설정값 value에 도달하면, 송신부(10)의 인에이블 생성 카운터(11)에서 출력되고 있는 스트로브 신호 strobeo가, 비액티브("L")로 되어 정지된다.
수신부(20)의 에지 검출기(21)에서는, 스트로브 신호 strobei의 정지가 검출되면, 그후의 수신 클록신호 clk2의 상승의 타이밍에서, 확정신호 valid가 "H"가 되어 출력된다. 이에 따라 레지스터 23의 동작이 가능하게 되므로, 다음의 수신 클록신호 clk2의 상승의 타이밍에서, 레지스터 22에서 주어지고 있는 데이터 reg2가, 이 레지스터 23에 받아들여진다. 이와 동시에, 확정신호 valid는 "L"로 되돌아간다. 이에 따라, 레지스터 23에서 출력되는 수신 데이터 reg3는, "D1"이 된다.
도 4b는, 송신 클록신호 clk1의 주기가 수신 클록신호 clk2보다도 긴 경우의 동작을 나타내고 있다. 이 경우도, 동작은 전술한 도 4a와 동일하여, 수신부(20)측 의 레지스터 22에 확정된 전송 데이터 datai가 받아들여진 후, 확정신호 valid가 출력되고, 레지스터 22에 받아들여진 데이터 reg2가, 수신 클록신호 clk2의 타이밍에 따라 레지스터 23에 받아들여져 수신 데이터 reg3로서 출력된다.
이상과 같이, 본 실시예 1의 데이터 전송회로는, 송신부(10)에서 출력되는 스트로브 신호 strobeo의 펄스폭을 크게 하고, 수신부(20)에서는 수신된 스트로브 신호 strobei가 정지된 후의 수신 클록신호 clk2의 타이밍에서, 수신된 전송 데이터 datai를 받아들이도록 하고 있으므로, 송신측과 수신측의 클록신호의 주기가 달라도, 확실하게 데이터를 전송할 수 있다는 이점이 있다.
이때, 송신부(10)의 스트로브 생성 카운터(11)에 대한 설정값 value는, 고정값이 아니고, 마이크로컴퓨터 등의 제어장치로부터 제어하도록 하여도 된다. 이에 따라, 클록신호의 주파수에 따라 최적의 효율을 확보할 수 있다. 예를 들면, 송신 클록신호 clk1은 버스 클록, 수신 클록신호 clk2가 USB용인 12MHz로 한다. 이 경우, 송신 클록신호 clk1이 통상 동작인 60MHz일 때에는, 설정값 value를 5로 할 필요가 있지만, 저소비 전력모드인 6MHz일 때에는 1로 설정하면 되므로, 불필요하게 데이터 전송이 늦어지는 일이 없어진다.
[실시예 2]
도 5는, 본 발명의 실시예 2를 나타낸 데이터 전송회로의 구성도이다.
이 데이터 전송회로는, 도 1 중의 수신부(20) 대신에, 구성이 다른 수신부(20A)를 설치한 것이다. 이 도 5에서, 도 1 중의 요소와 공통인의요소에는 공통의 부호가 붙여져 있다.
수신부(20A)는, 도 1과 동일한 에지 검출기(21)를 갖고 있으며, 이 에지 검출기(21)에서 출력되는 확정신호 valid가 게이트(24)에 주어지도록 되어 있다. 게이트(24)는, 예를 들면 논리곱 게이트에서 구성되고, 확정신호 valid가 출력되고 있을 때("H"일 때)에, 수신 클록신호 clk2를 수신 타이밍 신호로서 레지스터 22의 클록 단자에 제공하는 것이다. 레지스터 22의 입력 단자 D에는, 전송로 4에서 수신한 전송 데이터 datai가 주어지고, 이 레지스터 22의 출력 단자로부터 수신 데이터 reg2가 출력되도록 되어 있다.
도 6은, 도 5의 데이터 전송회로의 동작을 나타낸 신호파형도이다.
이 데이터 전송회로의 동작은, 확정신호 valid가 "H"인 기간에만, 전송 데이터 datai가 레지스터 22에 받아들여져 수신 데이터 reg2의 갱신이 행해지는 것이며, 그 밖의 동작은, 도 1에 있어서의 동작과 동일하다.
이상과 같이, 본 실시예 2의 데이터 전송회로는, 전송 데이터 datai의 레지스터(22)에의 받아들임을, 확정신호 valid가 "H"인 기간에만 한정하는 게이트(24)를 갖고 있다. 이에 따라, 수신 데이터 reg2가 불필요한 데이터 천이를 일으키지 않으므로, 실시예 1의 이점에 덧붙여, 불안정한 데이터를 수신하는 일이 없으며, 또한, 불필요한 클록 동작에 따른 소비전력의 증가를 억제할 수 있다는 이점이 있다.
[실시예 3]
도 7은, 본 발명의 실시예 3을 나타낸 데이터 전송회로의 구성도이다.
이 데이터 전송회로는, n비트의 데이터를 병렬로 전송하는 것으로, 송신측에는, 각 데이터 비트에 대응한 송신부(30i)(i=1∼n)와, 각 데이터 비트에 공통인 받아들임 지시수단(예를 들면, 스트로브 생성기(33))을 구비하고, 수신측에는, 각 데이터 비트에 대응한 수신부(40i)와, 각 데이터 비트에 공통인 확정신호 생성수단(예를 들면 확정신호 생성기(43))을 구비하고 있다.
각 송신부(30i)는, 기록제어신호 we가 액티브일 때에, 송신 데이터 in[i]를 송신 클록신호 clk1의 타이밍에서 받아들여 유지·출력하는 병렬 송신수단(예를 들면 레지스터 31i)과, 이 레지스터 31i로부터 출력되는 전송 데이터 datao[i]와 수신측에서 전송되어 온 응답 신호 reg2[i]을 비트마다 비교하는 송달 확인수단(예를 들면 토글 검출기(32i))으로 구성되어 있다.
토글 검출기(32i)는, 플립플롭 등으로 구성되어, 현재의 전송 데이터 datao[i]을 기억해 두고, 다음의 송신 클록신호 clk1의 타이밍에 따라 레지스터 31i에서 출력되는 전송 데이터 datao[i]이 변화하였을 때에 토글신호 togl[i]를 "H"로 하여 출력하는 기능에 덧붙여, 대응하는 수신부(40i)로부터 전송된 응답신호 reg2[i]이 전송 데이터 datao[i]과 일치했을 때에, 토글신호 togl[i]의 출력을 정지하는("L"로 한다) 기능을 갖고 있다.
스트로브 생성기(33)는, 각 송신부(30i)의 토글 검출기(32i)로부터 출력되는 토글신호 togl[i]을 모니터하여, 1 비트라도 토글신호 togl[i]이 출력되면, 다음의 송신 클록신호 clk1의 타이밍에서 스트로브 신호 strobeo를 생성하여 출력하는 것 이다. 스트로브 생성기(33)는, 수신측의 확정신호 생성기(43)로부터 응답신호 strobeh-hi가 주어졌을 때에는, 출력하고 있었던 스트로브 신호 strobeo를 정지하도록 되어 있다.
각 수신부(40i)는, 전송로를 거쳐 레지스터 31i에서 전송되어 온 전송 데이터 datai[i]를, 수신 클록신호 clk2의 타이밍에서 받아들여 유지·출력하는 병렬 수신수단(예를 들면 레지스터 41i)과, 확정신호 생성기(43)에서 확정신호 valid가 출력되고 있을 때에, 이 레지스터 41i로부터 출력되는 데이터 reg2[i]을, 수신 클록신호 clk2의 타이밍에서 받아들여 유지·출력하는 출력수단(예를 들면, 레지스터 42i)으로 구성되어 있다. 레지스터 41i에서 출력되는 데이터 reg2[i]는, 레지스터 42i로 주어지는 동시에, 응답신호 reg2[i]로서 토글 검출기(32i)에 전송되도록 되어 있다. 또한, 레지스터 42i에서는, 수신 데이터 reg3[i]가 출력되도록 되어 있다.
확정신호 생성기(43)는, 전송로를 거쳐 스트로브 생성부(33)에서 전송되어 온 스트로브 신호 strobei가 "H"가 되었을 때에, 응답신호 strobe-hi를 출력하는 것이다. 또한, 확정신호 생성기(43)는, 스트로브 신호 strobei가 "L"이 되면, 응답신호 strobe-hi의 출력을 정지하는 동시에, 다음의 수신 클록신호 clk2의 상승의 타이밍에서, 이 수신 클록신호 clk2의 1주기분의 펄스폭을 갖는 확정신호 valid를 출력하도록 되어 있다.
도 8은, 도 7의 데이터 전송회로의 동작을 나타낸 신호파형도이다.
이 도 8은, 2비트의 전송 데이터의 지연시간이 다른 경우에 대해 설명하고 있다.
우선, 송신부(30)에서, 기록제어신호 we가 "H"가 되어 송신 클록신호 clk1이 상승하면, 송신 데이터 in[1], in[2]가 레지스터 311, 312에 받아들여져, 전송 데이터 datao[1], datao[2]가 갱신되어 수신측으로 전송된다. 이와 동시에, 토글 검출기 321, 322에서는, 전송 데이터 datao의 변화가 검출되어, 토글신호 togl[1], togl[2]가 출력된다.
다음의 송신 클록신호 clk1의 상승부에서, 스트로브 생성기(33)로부터 스트로브 신호 strobeo가 생성되어, 수신측으로 전송된다.
한편, 수신측에서는, 수신 클록신호 clk2의 상승의 타이밍마다, 전송로 상의 신호가 각각 레지스터 411, 412에 받아들여진다. 이때, 전송 데이터 datai[1], datai[2]의 전송로에 있어서 지연시간이 다르기 때문에, 레지스터 411, 412로부터 출력되는 데이터 reg2[1], reg2[2]의 갱신 타이밍도 다르다. 수신된 데이터 reg2[1], reg2[2]는, 각각 레지스터 421, 422에 주어지는 동시에, 응답신호 reg2[1], reg2[2]로서 토글 검출기 321, 322로 전송된다.
또한, 전송로를 거쳐 보내져 온 스트로브 신호 strobei가 확정신호 생성기(43)에 주어지면, 수신 클록신호 clk2의 상승의 타이밍에서, 이 확정신호 생성기(43)로부터 스트로브 생성부(33)에 대해 응답신호 strobe-hi가 출력된다.
지연시간이 긴 응답신호 reg2[2]가 토글 검출기 322에 도착하면, 스트로브 검 출기(33)에 주어지고 있는 모든 토글신호 togl[1], togl[2]가 정지된다. 이에 따라, 스트로브 생성기(33)의 스트로브 신호 strobeo도 정지한다. 그리고, 확정신호 생성부(43)에 주어지는 스트로브 신호 strobei가 정지하면, 이 확정신호 생성부(43)에서 출력되고 있는 응답신호 strobe-hi가 정지되는 동시에, 수신 클록신호 clk2의 1주기분의 펄스폭을 갖는 확정신호 valid가 출력된다.
확정신호 valid는, 레지스터 421, 422의 인에이블 단자 E에 주어지므로, 레지스터 411, 412에서 출력되고 있는 데이터 reg2[1], reg2[2]가, 다음의 수신 클록신호 clk2의 타이밍에서, 이들 레지스터 421, 422에 의해 유지되어, 수신 데이터 reg3로서 출력된다.
이상과 같이, 본 실시예 3에서는, 송신 데이터 in[i]의 각 비트마다 수신측에서 피드백된 응답신호 reg2[i]와의 일치를 확인하는 토글 검출기(32i)와, 모든 비트의 전송이 확인될 때까지 스트로브 신호 strobeo를 출력하는 스트로브 생성기(33)와, 수신된 스트로브 신호 strobei가 정지했을 때에 레지스터 42i에 대해 확정신호 valid를 출력하는 확정신호 생성기(43)를 갖고 있다. 이와 같은 핸드세이크 기구에 의해, 클록신호의 주파수의 상위함이나, 전송 데이터의 지연시간의 변동에 영향을 받지 않고, 확실하게 데이터 전송을 행할 수 있다는 이점이 있다. 특히, 제조 프로세스에 있어서의 하찮은 결함(예를 들면, 스루홀 저항값의 이상)으로 전송로의 지연시간이 증가한 경우에도, 확실한 데이터 전송을 행할 수 있으므로, 수율의 저하를 억제할 수 있다고 하는 이점이 있다.
이때, 핸드세이크를 위한 구성이나 방법은, 본 실시예 3에서 설명한 것에 한정되지 않는다. 예를 들면, 송신측에서, 전송 데이터의 전체 비트에 대한 수신측에서의 반송 데이터를 확인하여 수신 완료를 검출했을 때에, 수신측에 스트로브 신호를 전송하여 수신 데이터의 받아들임을 지시하도록 하는 것과 같은 구성으로 할 수도 있다.
본 발명에서는, 데이터의 송신측에, 송신 데이터의 전송로에의 출력과 동시에 수신측으로 스트로브 신호의 송신을 개시하고, 송신 클록신호의 카운트값이 설정값에 도달했을 때에 이 스트로브 신호의 송신을 정지하는 스트로브 생성부를 설치하고 있다. 또한, 데이터의 수신측에, 스트로브 신호의 정지를 검출했을 때에, 수신 클록신호의 1주기분의 펄스폭을 갖는 확정신호를 출력하는 에지 검출부와, 이 확정신호가 주어지고 있을 때에, 수신 클록신호의 타이밍에 따라 데이터를 받아들여 수신 데이터를 출력하는 레지스터를 설치하고 있다. 이에 따라, 송신측과 수신측의 클록 주파수가 달라도, 데이터의 전송 지연의 변동에 영향을 받지 않고, 확실한 데이터 전송을 할 수 있다고 하는 효과가 있다.

Claims (4)

  1. 송신측과 수신측 사이에서 주파수가 다른 클록신호를 이용하여 데이터의 전송을 행하는 데이터 전송회로에 있어서,
    송신측은,
    기록 허가신호가 주어졌을 때에, 송신 클록신호의 타이밍에 따라 송신 데이터를 받아들여 전송로로 출력하는 제 1 레지스터와,
    상기 기록 허가신호가 주어졌을 때에, 스트로브 신호의 송신과 상기 송신 클록신호의 카운트를 개시하고, 해당 송신 클록신호의 카운트값이 설정값에 도달했을 때에 해당 스트로브 신호의 송신을 정지하는 스트로브 생성부를 구비하고,
    수신측은,
    수신 클록신호의 타이밍에 따라 상기 전송로 상의 데이터를 받아들여 유지하는 제 2 레지스터와,
    상기 스트로브 신호를 수신하고 해당 스트로브 신호의 정지를 검출했을 때에, 상기 수신 클록신호의 1주기분의 펄스폭을 갖는 확정신호를 출력하는 에지 검출부와,
    상기 확정신호가 주어지고 있을 때에, 상기 수신 클록신호의 타이밍에 따라 상기 제 2 레지스터에 유지되어 있는 데이터를 받아들여 수신 데이터로서 출력하는 제 3 레지스터를 구비한 것을 특징으로 하는 데이터 전송회로.
  2. 송신측과 수신측 사이에서 주파수가 다른 클록신호를 이용하여 데이터의 전송을 행하는 데이터 전송회로에 있어서,
    송신측은,
    기록 허가신호가 주어졌을 때에, 송신 클록신호의 타이밍에 따라 송신 데이터를 받아들여 전송로에 출력하는 제 1 레지스터와,
    상기 기록 허가신호가 주어졌을 때에, 스트로브 신호의 송신과 상기 송신 클록신호의 카운트를 개시하고, 해당 송신 클록신호의 카운트값이 설정값에 도달했을 때 해당 스트로브 신호의 송신을 정지하는 스트로브 생성부를 구비하고,
    수신측은,
    상기 스트로브 신호를 수신하여 해당 스트로브 신호의 정지를 검출했을 때에, 상기 수신 클록신호의 1주기분의 펄스폭을 갖는 확정신호를 출력하는 에지 검출부와,
    상기 확정신호가 주어지고 있을 때에, 상기 수신 클록신호를 수신 타이밍 신호로서 출력하는 게이트와,
    상기 수신 타이밍 신호에 따라 상기 전송로 상의 데이터를 받아들여 수신 데이터로서 출력하는 제 2 레지스터를 구비한 것을 특징으로 하는 데이터 전송회로.
  3. 제 1항 또는 제 2항에 있어서,
    상기 설정값은 임의로 설정할 수 있는 것을 특징으로 하는 데이터 전송회로.
  4. 송신측과 수신측 사이에서 주파수가 다른 클록신호를 이용하여 복수 비트의 데이터를 병렬로 전송하는 데이터 전송회로에 있어서,
    송신측은,
    기록 허가신호가 주어졌을 때에, 송신 클록신호의 타이밍에 따라 복수 비트의 송신 데이터를 받아들여 전송로에 병렬로 송신하는 병렬 송신수단과,
    상기 병렬 송신수단으로부터 병렬로 송신된 신호와 수신측에서 전송되어 온 복수 비트의 제 1 응답신호를 비트마다 비교하여, 전체 비트가 일치했을 때에 송달신호를 출력하는 송달 확인수단과,
    상기 송달신호가 주어졌을 때에 받아들임 지시신호의 송신을 개시하고, 제 2 응답신호를 수신했을 때에 해당 받아들임 지시신호의 송신을 정지하는 받아들임 지시수단을 구비하고,
    수신측은,
    수신 클록신호의 타이밍에 따라 상기 전송로 상의 데이터를 병렬로 받아들여 유지하는 동시에, 해당 유지한 데이터를 상기 제 1 응답신호로서 송신측에 전송하는 병렬 수신수단과,
    상기 받아들임 지시신호를 수신했을 때에, 상기 수신 클록신호의 1주기분의 펄스폭을 갖는 확정신호를 출력하는 동시에, 상기 제 2 응답신호를 송신하는 확정신호 생성수단과,
    상기 확정신호가 주어지고 있을 때에, 상기 수신 클록신호의 타이밍에 따라 상기 병렬 수신수단에 유지되어 있는 데이터를 병렬로 받아들여 수신 데이터로서 출력하는 출력수단을 구비한 것을 특징으로 하는 데이터 전송회로.
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