KR20130006323A - 차동 데이터 스트로브 신호 수신 장치 및 방법 - Google Patents

차동 데이터 스트로브 신호 수신 장치 및 방법 Download PDF

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Abstract

차동 데이터 스트로브 수신기는, 제1 및 제2 스트로브 입력에서의 차동 데이터 스트로브 신호를 수신하도록 구성되고, 상기 차동 데이터 스트로브 신호의 전이는 관련 데이터 신호를 위한 샘플 포인트를 지시하며, 상기 차동 데이터 스트로브 수신기는 상기 제1 및 제2 스트로브 입력에서 수신된 상기 차동 스트로브 신호의 값을 차동 비교하는 것에 의해 상기 차동 스트로브 신호의 전이를 식별하도록 구성되며, 상기 차동 데이터 스트로브 수신기는: 스트로브 게이트 제어 신호를 생성하도록 구성된 스트로브 게이트 제어 회로로서, 해당 스트로브 게이트 제어 신호가 어써트될 때 상기 차동 데이터 스트로브 신호에 의존하여 상기 관련 데이터 신호가 샘플링될 수 있는, 그러한 스트로브 게이트 제어 회로와; 상기 제1 스트로브 입력을 위한 제1 종단 연결과 상기 제2 스트로브 입력을 위한 제2 전송 연결을 선택적으로 제공하도록 구성된 스트로브 입력 종단 회로를 포함하며, 상기 차동 데이터 스트로브 수신기는, 상기 관련 데이터 신호와 관련하여 상기 차동 데이터 스트로브 신호를 수신하기 전에, 상기 차동 데이터 스트로브 신호와 관련하여 상기 스트로브 게이트 제어를 페이즈 정렬하는데 사용되는 게이트 제어 지연을 결정하기 위해 초기 게이트 제어 트레이닝 처리에 참여하도록 구성되며, 상기 스트로브 입력 종단 회로는 상기 초기 게이트 제어 트레이닝 처리 중에 상기 제1 및 제2 종단 연결의 비대칭적 구성을 제공하도록 구성된 것을 특징으로 한다.

Description

차동 데이터 스트로브 신호 수신 장치 및 방법{APPARATUS AND METHOD FOR RECEIVING A DFFERENTIAL DATA STROBE SIGNAL}
본 발명은 데이터 신호를 수신하는 데이터 처리 장치에 관한 것이다. 보다 상세하게, 본 발명은 그 전이가 관련 데이터 신호를 위한 샘플 포인트를 나타내는 차동 데이터 스트로브(strobe) 신호를 수신하도록 구성된 차동 데이터 스트로브 수신기에 관한 것이다.
전송 경로 중 송신기 측으로부터 전송되는 데이터를 정확하게 해석하기 위해 데이터 신호가 전송 경로의 수신기 측에서 샘플링되어야 할 간격을 지시하는 클록 신호를 제공하는 관련 데이터 스트로브 신호로써 전송 경로를 통해 데이터 신호를 전송하는 것이 공지되어 있다. 이러한 클록 신호를 제공하는 하나의 방법은 2개의 나란한 경로 상의 차동 데이터 스트로브 신호의 형태인데, 관련 데이터 신호를 위한 샘플링 포인트를 지시하는 상기 신호의 전이는 각 경로 상의 개별 신호를 서로 차동 비교하는 것에 의해 데이터 신호를 샘플링하기 위한 클록 신호를 생성한다. 이러한 차동 시그널링은 환경 노이즈에 대한 적응성의 개선과 같은 공지의 장점을 가진다.
따라서, 제1 및 제2 스트로브 입력에서 그 전이가 관련 데이터 신호를 위한 샘플 포인트를 나타내는 차동 데이터 스트로브 신호를 수신하도록 구성된 차동 데이터 스트로브 수신기를 제공하는 것이 알려져 있다. 제1 및 제2 스트로브 입력은 통상 수신기에 의해 선택적으로 종단되도록 배열되어, 차동 데이터 스트로브 신호가 (상기 2개의 입력을 종단하는 것에 의해) 필요시 정확하게 수신 및 해석되도록 함은 물론, 데이터가 수신되고 있지 않을 때 입력이 종단으로부터 접속이 끊어지도록 하여 불필요한 전력 소비를 회피한다. 전송 경로는 양 방향성일 수 있으므로 구성에 따라 데이터가 어느 방향으로도 전송될 수 있도록 하며, 그에 따라 주어진 방향으로의 데이터 전송을 위한 전송 경로의 셋업은 경로의 일단에 있는 차동 데이터 스트로브 수신기로부터 타단에 있는 차동 데이터 스트로브 수신기로 종단을 수위칭하는 것을 포함할 것이다. 전송된 데이터는 비활성 기간에 의해 배치된 짧은 버스트(burst) 내에 전송됨으로써 통상은 비활성 기간 중에 종단을 접속 해제하고 일련의 데이터가 요구될 때 입력을 종단할 뿐이다.
그러므로, 전송된 차동 데이터 스트로브 신호를 정확하게 수신하기 위해 식별되어야 할 차동 데이터 스트로브 신호의 전이의 도달에 앞서 제1 및 제2 스트로브 입력을 종단하는 것이 필요하다. 그러나, 제1 및 제2 스트로브 입력이 일단 종단되면, 차동 데이터 스트로브 수신기는 스퓨리어스 데이터가 수신기에 의해 해석되게 할 수 있는 전송 경로 상의 노이즈에 민감하게 되어, 차동 데이터 스트로브 신호로부터 야기되는 클록 신호를 게이트 제어함으로써 이러한 게이트 제어에 의해상기 파생된 클록 신호가 활성화 허용될 때 데이터 신호의 샘플링이 일어나게 되는 것이 알려져 있다.
그러나, 파생된 클록 신호의 게이트 제어 시기를 결정하는 것은 (클록 신호가 수신된 차동 데이터 스트로브 신호로부터 파생되도록 하는) 게이트 제어 신호의 어써션(assertion)이 전송된 일련의 데이터의 시작과 정확하게 페이즈(phase) 정렬되어야 하므로 간단치 않은 작업이다. 이러한 이유로, 이러한 페이즈 정렬의 셋업을 위해 초기화 처리가 수행되도록 하는 적어도 하나의 게이트 트레이닝 전송으로 실제 데이터의 전송의 전초가 되는 것이 알려져 있다. 통상적으로, 게이트 트레이닝 전송은 2개의 평행한 경로 상의 차동 데이터 스트로브 신호의 2개 성분이 공지의 일정한 값(예, 집적 회로의 경우 VDD와 VSS 각각)에 유지될 때 프리앰블(preamble)을 포함하고, 후속하여 일련의 (더미) 차동 전이가 이어진다.
초기화 절차에서 일련의 게이트 트레이닝 전송에 의한 게이트 제어 신호와 차동 데이터 스트로브 신호의 페이즈 정렬은 게이트 제어 신호에 적용된 지연의 초기 값이 선택되는 것이 필요하고, 해당 초기 값은 2개의 신호의 페이즈 정렬을 위해 미세 조정된다. 그러나, 이를 위해 이러한 지연의 초기 값을 조정하는 절차는 게이트 트레이닝 전송의 프리앰블과 그 초기 유효 전이에 의해 정해지는 시간 윈도우 내에 존재하도록 이미 선택되어야 한다. 한편, 이러한 지연이 게이트 제어 신호를 너무 일찍 어써트되도록 하면, 수신기는 노이즈에 취약할 것이며 게이트 제어 신호와 차동 데이터 스트로브 신호 사이에 거짓 관계가 성립될 수 있다. 다른 한편, 지연에 의해 게이트 제어 신호가 너무 늦게 어써트되면, 수신기는 트레이닝 전송의 진짜 전이를 파악하지 못하여 페이즈 정렬은 필요한 초기 전이보다는 늦은 전이와 관련하여 성립될 것이다. 어느 경우든, 해당 성립된 타이밍 관계를 기초로 부정확한 데이터가 해석될 것이다.
또한, 이러한 차동 데이터 스트로브 수신기에 의해 수신된 데이터 스트로브 신호의 전송 주파수는 언제나 높게 되므로, 높은 데이터 전송률을 얻기 위해서 게이트 제어 지연의 초기 값이 배치되어야 할 시간 윈도우는 초기화 처리의 수행을 위한 공지의 방법이 소스 클록 지터, PVT 포인트 변화, 변하는 PCB 스큐(skews), 신호 무결성(integrity) 변화(예, 신호 반영) 등과 같은 파라미터 변수의 측면에서 적절하지 않을 수 있을 정도로 항상 좁아지게 된다.
따라서, 높은 전송 주파수에 대한 트렌드에 더 부합할 수 있는, 차동 데이터 스트로브 수신기의 초기화를 수행하는 개선된 방법의 제공이 요망된다.
본 발명의 일 측면에 따라 제공되는 차동 데이터 스트로브 수신기는, 제1 및 제2 스트로브 입력에서의 차동 데이터 스트로브 신호를 수신하도록 구성되고, 상기 차동 데이터 스트로브 신호의 전이는 관련 데이터 신호를 위한 샘플 포인트를 지시하며, 상기 차동 데이터 스트로브 수신기는 상기 제1 및 제2 스트로브 입력에서 수신된 상기 차동 스트로브 신호의 값을 차동 비교하는 것에 의해 상기 차동 스트로브 신호의 전이를 식별하도록 구성되며, 상기 차동 데이터 스트로브 수신기는:
스트로브 게이트 제어 신호를 생성하도록 구성된 스트로브 게이트 제어 회로로서, 해당 스트로브 게이트 제어 신호가 어써트될 때 상기 차동 데이터 스트로브 신호에 의존하여 상기 관련 데이터 신호가 샘플링될 수 있는, 그러한 스트로브 게이트 제어 회로와;
상기 제1 스트로브 입력을 위한 제1 종단 연결과 상기 제2 스트로브 입력을 위한 제2 전송 연결을 선택적으로 제공하도록 구성된 스트로브 입력 종단 회로를 포함하며,
상기 차동 데이터 스트로브 수신기는, 상기 관련 데이터 신호와 관련하여 상기 차동 데이터 스트로브 신호를 수신하기 전에, 상기 차동 데이터 스트로브 신호와 관련하여 상기 스트로브 게이트 제어를 페이즈 정렬하는데 사용되는 게이트 제어 지연을 결정하기 위해 초기 게이트 제어 트레이닝 처리에 참여하도록 구성되며,
상기 스트로브 입력 종단 회로는 상기 초기 게이트 제어 트레이닝 처리 중에 상기 제1 및 제2 종단 연결의 비대칭적 구성을 제공하도록 구성된 것을 특징으로 한다.
본 발명에 따른 스트로브 입력 종단 회로는 상기 초기 게이트 제어 트레이닝 처리 중에 상기 제1 및 제2 종단 연결의 비대칭적 구성을 제공하도록 구성된다. 다시 말해, 제1 및 제2 스트로브 입력 모두는 (차동 데이터 스트로브 신호가 수신되도록 하기 위해) 종단되지만, 각각에 대해 제공된 개별 종단은 서로 상이한다. 본 발명의 발명자들은 스트로브 입력 종단 회로를 이 방식으로 배열하는 것은 스트로브 게이트 제어 신호와 차동 데이터 스트로브 신호를 페이즈 정렬하기 위해 게이트 제어 지연을 결정하는데 사용되는 초기 게이트 제어 트레이닝 처리 중에 특별한 장점을 가질 수 있음을 인지하였다.
이것은 2개의 종단 연결의 비대칭적 구성이 제1 및 제2 스트로브 입력을 종단 연결의 대칭적 구성이 되려고 하는 방식으로 노이즈에 덜 취약함으로써 초기 게이트 제어 트레이닝 처리에서 초기 페이즈 정렬이 노이즈에 따른 오정렬의 위험을 줄이고 초기 페이즈 정렬을 가능케 하는 명확하고 분명하게 구분된 상태로 유지된다는 사실에 기인한다.
초기 게이트 제어 트레이닝 처리 중의 제1 및 제2 종단 연결의 비대칭적 구성의 다른 장점은 이러한 비대칭적 배열이 스트로브 게이트 제어 신호와 차동 데이터 스트로브 신호의 페이즈 정렬이 수행되도록 하기 위해 게이트 제어 지연의 초기 값이 배치되어야 하는 시간 윈도우가 초기 게이트 제어 트레이닝 처리 중에 차동 데이터 스트로브 신호의 전이 사이의 전체 시간 구간을 커버하도록 확장될 수 있다는 것이다. 클록 속도의 증가에 따라 게이트 제어 지연의 초기 값이 좁은 범위를 갖도록 배치되어야 하는 시간 윈도우에 대한 전술한 경향을 고려할 때, 본 발명은 초기 게이트 트레이닝 처리를 개시하기 위해 게이트 제어 지연의 초기 값을 선택하는 것이 매우 용이해지기 때문에 높은 전송 주파수의 트랜드의 측면에서 특별한 장점을 갖는다.
소정의 실시예에서, 차동 데이터 스트로브 수신기는 제1 및 제2 전압 소스를 포함하고, 상기 제1 및 제2 전압 소스는 상기 차동 데이토 스트로브 신호의 최대 전압 범위를 형성한다.
비대칭 구성은 다양한 방식으로 제공될 수 있지만, 일 실시예에서 스트로브 입력 종단 회로는 상기 제1 스트로브 입력을 상기 제1 전압 소스에 전적으로 결합하고 상기 제2 스트로브 입력을 상기 제2 전압 소스에 전적으로 결합하는 것에 의해 상기 비대칭 구성을 제공하도록 구성된다. 따라서, 제1 및 제2 스트로브 입력을 제1 및 제2 전압 소스 모두에 연결하는 것에 의해(예, 각각에 대한 동일 값의 레지스터를 통해) 제1 종단 연결과 제2 종단 연결의 통상적인 대칭적 구성이 전형적으로 제공되는 경우, 본 실시예에서 스트로브 입력 종단 회로는 하나의 스트로브 입력을 제1 전압 소스에만 연결하고 나머지 입력을 제2 전압 소스에만 연결하는 것에 의해 초기 게이트 트레이닝 처리 중에 제1 및 제2 스트로브 입력을 종단하도록 구성된다. 제1 및 제2 전압 소스가 차동 데이터 스트로브 신호의 최대 전압 범위를 형성하는 것을 고려할 때, 이러한 구성은 제1 및 제2 스트로브 입력의 종단을 위한 매우 비대칭적인 구성을 제공한다.
일 실시예에서, 상기 스트로브 입력 종단 회로는 상기 제1 및 제2 스트로브 입력을 다른 저항의 제1 레지스터를 통해 상기 제1 전압 소스에 결합하고 상기 제1 및 제2 스트로브 입력을 다른 저항의 제2 레지스터를 통해 상기 제2 전압 소스에 결합하는 것에 의해 상기 비대칭적 구성을 제공하도록 구성된다. 따라서, 본 실시예에서, 각각의 입력을 전압 소스 중 하나에 연결하는 대신에, 스트로브 입력 종단 회로는 2개의 스트로브 입력의 종단 구성이 서로 상이하도록 제1 및 제2 스트로브 입력을 다른 저항의 레지스터를 통해 각각의 전압 소스에 결합하도록 구성된다.
소정의 실시예에서, 상기 스트로브 입력 종단 회로는 복수의 제1 레지스터와 복수의 제2 레지스터를 포함하고, 해당 제1 레지스터를 통해 상기 제1 스트로브 입력이 상기 제1 전압 소스에 연결 가능하고, 해당 제2 레지스터를 통해 상기 제2 스트로브 입력이 상기 제2 전압 소스에 연결 가능하다. 각각의 스트로브 입력이 각각의 전압 소스에 연결되도록 할 수 있는 매개인 복수의 레지스터를 제공하는 것은 스트로브 입력 종단 회로가 제1 및 제2 종단 연결을 위한 다수의 별개의 비대칭적 구성을 제공함을 의미한다. 따라서, 스트로브 입력 종단 회로는 상이한 동작 조건(예, 백그라운드 노이즈 레벨의 변경시)에 적합하거나 다른 게이트 트레이닝 처리에 사용되는 상이한 구성을 제공할 수 있다.
복수의 제1 레지스터는 다양한 방식으로 사용될 수 있으나, 일 실시예에서 상기 스트로브 입력 종단 회로는 상기 복수의 제1 레지스터로부터 상기 제1 스트로브 입력과 상기 제1 전압 소스 간의 연결을 선택하도록 구성된다. 따라서, 제1 스트로브 입력을 위한 상이한 종단 연결은 제1 스트로브 입력을 선택된 제1 레지스터를 통해 제1 전압 소스에 연결하는 것에 의해 선택될 수 있다.
일 실시예에서, 상기 스트로브 입력 종단 회로는 2개 이상의 제1 레지스터와 2개 이상의 제2 레지스터를 포함하고, 상기 제1 레지스터를 통해 상기 제1 스트로브 입력이 상기 제2 전압 소스에 연결 가능하고, 상기 제2 레지스터를 통해 상기 제2 스트로브 입력이 상기 제1 전압 소스에 연결 가능하다. 따라서, 제1 스토베 입력은 다수의 레지스터를 가질 수 있고, 해당 레지스터를 통해 상기 제1 스트로브 입력이 제2 전압 소스에 연결되고, 상기 제1 스트로브 입력은 다수의 레지스터를 가질 수 있고, 해당 레지스터를 통해 상기 제2 스트로브 입력이 제1 전압 소스에 연결된다. 이것은 비대칭적 종단 연결을 제공하기 위한 추가의 구성적 가능성을 갖는 스트로브 입력 종단 회로를 제공한다.
복수의 제2 레지스터는 다양한 방식으로 사용될 수 있지만, 일 실시예에서 상기 스트로브 입력 종단 회로는 상기 복수의 제2 레지스터로부터 상기 제2 스트로브 입력과 상기 제2 전압 소스 간의 연결을 선택하도록 구성된다. 복수의 제1 레지스터와 관련하여 전술한 바와 같이, 이것은 제2 스트로브 입력에 대한 상이한 종단 연결을 선택하기 위한 메커니즘을 갖는 스트로브 입력 종단 회로를 제공한다.
일 실시예에서, 상기 스트로브 입력 종단 회로는 상기 제1 및 제2 스트로브 입력을 상기 제1 및 제2 전압 소스에 선택적으로 연결하도록 복수의 종단 인에이블 신호에 응답한다. 따라서, 차동 데이터 스트로브 수신기는 예컨대 초기 게이트 트레이닝 처리를 위해, 후속하는 게이트 트레이닝 처리를 위해 구성하거나, 또는 정상적 데이터 수신을 위해 구성하는 것과 같이 스트로브 입력 종단 회로의 필요한 상태에 따라 선택된 종단 인에이블 신호의 어써션에 응답하여 스트로브 입력 종단 회로를 구성할 수 있다.
소정의 실시예에서, 상기 차동 데이터 스트로브 수신기는, 상기 관련 데이터 신호와 관련하여 상기 차동 데이터 스트로브 신호를 수신하기 전과 상기 초기 게이트 트레이닝 처리 후에, 상기 관련 데이터 신호와 관련하여 상기 차동 데이터 스트로브 신호의 수신시 사용되는 조정된 버전의 상기 게이트 제어 지연을 결정하도록 추가의 게이트 트레이닝 처리에 참여하도록 구성되며, 상기 스트로브 입력 종단 회로는 상기 추가의 게이트 제어 트레이닝 처리 중에 상기 제1 및 제2 종단 연결의 대칭적 구성을 제공하도록 구성된다. 따라서, 게이트 제어 지연의 제1 결정은 제1 및 제2 종단 연결의 비대칭적 구성으로 수행되지만(스트로브 입력의 비대칭적 종단을사용할 때 차동 데이터 스트로브 신호와 관련하여 스트로브 게이트 제어 신호의 페이즈 정렬을 확립하는 것과 관련하여 전술한 장점 때문에), "실제 데이터"를 수신할 때 사용되는 게이트 제어 지연을 미세 조정하기 위해서는 조정된 버전의 게이트 제어된 지연이 제1 및 제2 종단 연결의 대칭적 구성이 제공된 추가의 게이트 제어 트레이닝 처리에 결정된다. 이것은 미세 조정될 초기 게이트 제어 트레이닝 처리에 확립된 게이트 제어 지연이 정상적인 데이터 수신 중에 사용될 종단 연결의 대칭적 구성에 적합하게 되도록 할 수 있다.
스트로브 입력 종단 회로는 제1 및 제2 종단 연결의 여러 가지 상이한 대칭적 구성을 제공하도록 구성될 수 있지만, 소정의 실시예에서 데이터 수신을 위한 차동 데이터 스트로브 수신기의 구성을 위해, 상기 스트로브 입력 종단 회로는 상기 관련된 데이터 신호와 관련하여 상기 차동 데이터 스트로브 신호를 수신하기 위해 사용되는 상기 제1 및 제2 종단 연결의 데이터 전송 구성에 대응하는 상기 대칭적 구성을 제공하도록 구성된다.
소정의 실시예에서, 상기 차동 데이터 스트로브 수신기는 상기 추가의 게이트 제어 트레이닝 처리의 시작시 상기 조정된 버전의 게이트 제어 지연을 위한 시작 값으로서 상기 게이트 제어 지연을 사용하도록 구성된다. 따라서, 게이트 제어 지연이 초기 게이트 제어 트레이닝 처리의 비대칭적 종단 구성을 사용하여 결정될 수 있는 향상된 타이밍 윈도우로부터 유용한 바와 같이, 차동 데이터 스트로브 수신기는 타이밍 윈도우가 사용된 종단 연결의 대칭적 구성에 기인하여 상당히 짧아지게 되는 구간인 추가의 게이트 제어 트레이닝 처리에서 조정된 버전의 게이트 제어 지연을 결정하기 위해 시작 값으로서 초기 게이트 제어 트레이닝 처리 중에 확립되는 게이트 제어 지연을 사용할 수 있다.
소정의 실시예에서, 상기 차동 데이터 스트로브 수신기는 다중-스테이지 초기 게이트 제어 트레이닝 처리에 참여하도록 구성되며, 상기 스트로브 입력 종단 회로는 상기 다중-스테이지 초기 게이트 제어 트레이닝 처리 중 각각의 스테이지에 대해 상기 제1 및 제2 종단 연결의 상이한 비대칭적 구성을 제공하도록 구성된다. 이것은 차동 데이터 스트로브 수신기가 적어도 하나의 중간 구성(게이트 제어 지연의 제1 값을 확립하는데 덜 적합하지만 최종의 데이터-수신 대칭적 구성으로의 발판으로서 더 적합할 수 있는 구성)을 통해 제1 비대칭적 구성(게이트 제어 지연의 제1 값을 확립하는데 매우 적합하지만 최종의 데이터-수신 대칭적 구성과는 상이한 구성)으로부터 게이트 제어 지연을 스테이지에 적합하게 할 수 있다.
페이즈 정렬은 다양한 방식으로 결정될 수 있지만, 일 실시예에서 이러한 차동 데이터 스트로브 수신기는 상기 게이트 제어 지연에 의존하여 상기 차동 데이터 스트로브 신호와 관련하여 상기 스트로브 게이트 제어 신호의 페이즈 정렬을 결정하도록 구성된 페이즈 검출 회로를 더 포함한다. 페이즈 검출 회로는 통상적으로 수신된 차동 데이터 스트로브 신호의 타이밍 시프트를 동적으로 트래킹하도록 구성된 페이즈 정렬을 구성하는 저전력, 저 주파수(오버 샘플링 기법과 달리)의 방식을 제공한다.
소정의 실시예에서, 차동 데이터 스트로브 수신기는 게이트 제어 트레이닝 처리 요청이 상기 페이즈 검출 회로가 상기 페이즈 정렬이 획득되었음을 지시할 때까지 상기 차동 데이터 스트로브 신호와 상기 관련 데이터 신호의 소스로 간헐적으로 전송되도록 구성되며, 상기 게이트 제어 트레이닝 처리 요청은 미리 정해진 트레이닝 패턴이 상기 차동 데이터 스트로브 신호에 적용되도록 한다. 따라서, 차동 데이터 스트로브 수신기는 페이즈 정렬이 달성될 때까지 게이트 제어 트레이닝을 행할 수 있도록 미리 정해진 트레이닝 패턴이 전송되도록 할 수 있다.
소정의 실시예에서, 상기 페이즈 검출 회로는 상기 미리 정해진 트레이닝 패턴의 제1의 유효 전이와 관련하여 상기 스트로브 게이트 제어 신호의 상기 페이즈 정렬을 결정하도록 구성된다. 상기 미리 정해진 트레이닝 패턴(미리 정해진 트레이닝 패턴의 프리앰블을 따름)의 상기 제1의 유효 전이는 실제 데이터가 수신될 때 유효 데이터의 프리앰블 이후의 제1 유효 전이가 동등하게 인식되어 전송된 모든 유효 데이터가 수신되는 것을 보장하도록 데이터 스트로브 수신기가 자체를 구성할 수 있게 한다.
소정의 실시예에서, 상기 차동 데이터 스트로브 수신기는 상기 스트로브 게이트 제어 신호가 상기 차동 데이터 스트로브 신호와 관련하여 페이즈 정렬된 이후 상기 차동 데이터 스트로브 신호에 신호 지연을 적용하도록 구성된다. 차동 데이터 스트로브 신호와 관련하여 스트로브 게이트 제어 신호를 페이즈 정렬하면, 차동 데이터 스트로브 수신기는 관련 데이터 신호가 차동 스트로브 신호의 식별된 전이에 의존하여 샘플링될 때 데이터 신호가 명확한 상태(즉, 하이 또는 로우이고 중간 전이 상태가 아닌 상태)로 존재하는 것을 보장하기 위해 차동 데이터 스트로브 신호에 지연을 적용할 수 있다.
본 발명의 제2 측면에 따라 제공되는 메모리 액세스 회로는 상기 제1 측면에 따른 차동 데이터 스트로브 수신기를 포함한다.
차동 데이터 스트로브 수신기는 메모리로의 데이터 전송 또는 메모리로부터의 데이터 전송 어느 것도 관련될 수 있음을 알아야 한다. 따라서, 소정의 실시예에서, 상기 차동 데이터 스트로브 신호는 판독 데이터 스트로브 신호인 한편, 다른 실시예에서 상기 차동 데이터 스트로브 신호는 기록 데이터 스트로브 신호이다.
소정의 실시예에서, 상기 메모리 액세스 회로는 DRAM 메모리를 액세스하도록 구성된다.
본 발명의 제3 측면에 따라 제공되는 차동 데이터 스트로브 수신기는 제1 및 제2 스트로브 입력에서의 차동 데이터 스트로브 신호를 수신하도록 구성되고, 상기 차동 데이터 스트로브 신호의 전이는 관련 데이터 신호를 위한 샘플 포인트를 지시하며, 상기 차동 데이터 스트로브 수신기는 상기 제1 및 제2 스트로브 입력에서 수신된 상기 차동 스트로브 신호의 값을 차동 비교하는 것에 의해 상기 차동 스트로브 신호의 전이를 식별하는 차동 비교 수단을 포함하며, 상기 차동 데이터 스트로브 수신기는:
스트로브 게이트 제어 신호를 생성하도록 구성된 스트로브 게이트 제어 수단으로서, 해당 스트로브 게이트 제어 신호가 어써트될 때 상기 차동 데이터 스트로브 신호에 의존하여 상기 관련 데이터 신호가 샘플링될 수 있는, 그러한 스트로브 게이트 제어 수단과;
상기 제1 스트로브 입력을 위한 제1 종단 연결과 상기 제2 스트로브 입력을 위한 제2 전송 연결을 선택적으로 제공하도록 구성된 스트로브 입력 종단 수단을 포함하며,
상기 차동 데이터 스트로브 수신기는, 상기 관련 데이터 신호와 관련하여 상기 차동 데이터 스트로브 신호를 수신하기 전에, 상기 차동 데이터 스트로브 신호와 관련하여 상기 스트로브 게이트 제어를 페이즈 정렬하는데 사용되는 게이트 제어 지연을 결정하기 위해 초기 게이트 제어 트레이닝 처리에 참여하도록 구성되며,
상기 스트로브 입력 종단 수단은 상기 초기 게이트 제어 트레이닝 처리 중에 상기 제1 및 제2 종단 연결의 비대칭적 구성을 제공하도록 구성된 것을 특징으로 한다.
본 발명의 제4 측면에 따라 차동 데이터 스트로브 수신기의 동작 방법이 제공되며, 해당 차동 데이터 스트로브 수신기는 제1 및 제2 스트로브 입력에서의 차동 데이터 스트로브 신호를 수신하도록 구성되고, 상기 차동 데이터 스트로브 신호의 전이는 관련 데이터 신호를 위한 샘플 포인트를 지시하며, 상기 차동 데이터 스트로브 수신기는 상기 제1 및 제2 스트로브 입력에서 수신된 상기 차동 스트로브 신호의 값을 차동 비교하는 것에 의해 상기 차동 스트로브 신호의 전이를 식별하도록 구성되며, 상기 차동 데이터 스트로브 수신기의 동작 방법은:
스트로브 게이트 제어 신호를 생성하는 단계로서, 상기 스트로브 게이트 제어 신호가 어써트될 때 상기 차동 데이터 스트로브 신호에 의존하여 상기 관련 데이터 신호가 샘플링될 수 있는, 그러한 단계와;
상기 제1 스트로브 입력을 위한 제1 종단 연결과 상기 제2 스트로브 입력을 위한 제2 전송 연결을 선택적으로 제공하는 단계와;
상기 관련 데이터 신호와 관련하여 상기 차동 데이터 스트로브 신호를 수신하기 전에, 상기 차동 데이터 스트로브 신호와 관련하여 상기 스트로브 게이트 제어를 페이즈 정렬하는데 사용되는 게이트 제어 지연을 결정하기 위해 초기 게이트 제어 트레이닝 처리에 참여하는 단계와;
상기 초기 게이트 제어 트레이닝 처리 중에 상기 제1 및 제2 종단 연결의 비대칭적 구성을 제공하는 단계를 포함한다.
본 발명은 첨부 도면에 도시된 실시예를 예시로써 참조로 추가로 설명된다.
도 1은 일 실시예에 따른 차동 데이터 스트로브 수신기를 포함하는 DDR DRAM 메모리로부터 데이터를 판독하기 위한 구성의 시스템 레벨을 개략적으로 도시하며;
도 2는 일 실시예의 차동 데이터 스트로브 수신기를 개략적으로 도시하며;
도 3은 차동 데이터 스트로브 수신기가 대칭적 종단 구성으로 구성된 경우의 초기 게이트 트레이닝 처리의 타이밍을 개략적으로 도시하며;
도 4는 차동 데이터 스트로브 수신기가 비대칭적 종단 구성을 가지는 경우의 초기 게이트 트레이닝 처리의 타이밍을 개략적으로 도시하며;
도 5는 도 2의 DQS 게이트 타이밍 블록의 구성을 보다 상세하게 도시하며;
도 6은 다중 종단 구성 사이에서 선택될 수 있는 스트로브 입력 종단 회로를 개략적으로 도시하며;
도 7은 종단 구성이 대칭적인 경우 도 4에 도시된 바와 같은 트레이닝 처리를 따르는 후속의 트레이닝 처리의 타이밍을 개략적으로 도시하며;
도 8은 비대칭적 종단 구성을 사용하는 초기 게이트 트레이닝 페이즈에 적용되는 일련의 단계를 개략적으로 도시하며;
도 9는 대칭적 종단 구성을 사용하는 후속의 초기 게이트 트레이닝 페이즈에 적용되는 일련의 단계를 개략적으로 도시하며;
도 10은 다수의 비대칭적 종단 상태가 최종의 대칭적 종단 상태 이전에 사용되는 경우 적용되는 일련의 단계를 개략적으로 도시한다.
도 1은 하나의 실시예에서 고주파수 DDR DRAM 메모리의 몇몇 구성 요소를 개략적으로 도시하고 있다. 인터페이스(10)가 DRAM(20)에 저장된 데이터에 액세스하도록 마련된다. 인터페이스(10)("PHY")는 클록 신호(CLK)를 수신하여 DRAM(20)에 전송될 차동 클록 신호(CKP, CKM)를 생성하는 차동 클록 생성 유닛(12)을 포함한다. 이러한 차동 클록 신호는 DRAM(20)에 저장된 데이터에 대한 액세스(전반적으로 "데이터 액세스" 블록(24)으로 도시함)를 제어하기 위한 타이밍 제어부(22) 및 차동 데이터 스트로브 송신기(26)에 이용된다. 타이밍 제어부(22)는 데이터 액세스 유닛(24)과 데이터 스트로브 송신기(26)를 조정하여, 송신기(26)에 의해 생성된 차동 데이터 스트로브 신호(DQSP 및 DQSM 포함)가 데이터 액세스(24)로부터 전성된 데이터를 수신하도록(즉, 정확하게 해석하도록) 인터페이스(10)에 이용된다. 다시 말해, 데이터 액세스 유닛(24)으로부터 인터페이스(10)에 전송된 데이터는 차동 데이터 스트로브 신호(DQSP/DQSM)와 동기화된다.
차동 데이터 스트로브 신호(DQSP/DQSM)는 인터페이스(10)에서 차동 데이터 스트로브 수신기(14)에 의해 수신된다. 차동 데이터 스트로브 수신기(14)는 DQSP/DQSM 신호를 단일 신호 dqs_rx로 변환하며, 이 단일 신호 dqs_rx는 차동 데이터 스트로브 신호의 천이 포인트를 나타내고, 이에 따라 DRAM(20)으로부터 수신된 데이터를 샘플링해야 하는 인터벌을 나타낸다. 인터페이스(10)에 의해 DRAM(20)으로부터 수신된 데이터는 래치(16)에서 수신된다. 래치(16)는 데이터 스트로브 수신기(14)에 의해 생성된 dqs_rx 신호에 의해 의존하여 클로킹되고 또한 스트로브 게이트 제어 회로(18)에 의해 생성된 신호 dqs_gate에 의해 의존하여 클로킹된다.
스트로브 게이트 제어 회로(18)는 인터페이스 제어 유닛(30)의 제어 하에서 클록 신호(CLK)에 의존하여 dqs_gate 신호를 생성한다. dqs_gate 신호의 생성에 대해서는 다음 도면들을 참조하여 보다 상세하게 설명할 것이다. 인터페이스 제어 유닛(30)은 또한 데이터 액세스 유닛(34)이 선택된 데이터를 반환하게 하는 DRAM(20)에 대한 필독 요청을 발행하도록 구성된다. 이러한 필독 요청은 DRAM(20) 내의 액세싱 실제 데이터를 포함하거나, DRAM(20)이 미리 정해진 트레이닝 패턴(데이터 경로 및 차동 데이터 스트로브 경로(DQSP/DQSM) 모두에 대해)을 인터페이스(10)로 반환하게 하는 게이트 트레이닝 판독 요청일 수 있다. 이러한 미리 정해진 트레이닝 패턴은 실제 데이터가 DRAM(20)에서 인터페이스(10)로 전송되기 전에 dqs_gate 신호와 dqs_rx 신호의 상대적 타이밍이 정확하게 페이즈 정렬되도록 보장하기 위해 초기 게이트 제어 트레이닝 처리에서 인터페이스(10)에 의해 이용된다. 이러한 처리의 보다 상세한 설명은 다음 도면들을 참조하여 설명할 것이다.
인터페이스 제어 유닛(30)은 또한 데이터 스트로브 수신기(14)의 특정 종단 구성을 선택하는 종단 제어 신호를 통해 데이터 스트로브 수신기(14)를 구성할 수 있다. DRAM(20)으로부터 현재 수신되고 있는 데이터의 형태(즉, 미리 정해진 트레이닝 패턴 또는 실제 데이터)에 의존하여 데이터 스트로브 수신기(14)의 종단 구성을 변경하면, 종래의 차동 데이터 스트로브 수신기를 이용하여서는 달성할 수 없었던 DRAM(20)으로부터의 매우 높은 전송 속도를 인터페이스(10)가 대처할 수 있게 한다. 그 이유에 대해서는 다음 도면들을 참조하여 보다 상세하게 설명한다.
도 2는 특히 차동 데이터 스트로브 수신기와 관련된 도 1의 인터페이스의 구성 요소들을 보다 상세하게 개략적으로 도시하고 있다. 차동 데이터 스트로브 신호(DQSP/DQSM)가 DRAM에서 송신기(26)에 의해 전송된다. 신호 DQSP 및 DQSM은 인쇄 회로 기판(PCB)을 가로질러 핀(50, 52)을 통해 인터페이스(PHY) 내로 전달된다. 그 핀들은 비교기(54)의 포지티브 및 네거티브 입력부들 각각에 연결되며, 그 비교기(54)는 차동 데이터 스트로브 신호를 위한 수신기로서 기능하는 것으로, 수신된 차동 스트로브 신호의 두 성분들을 비교하여 신호 dqs_rx를 생성한다. 비교기(54)는 DQSP와 DQSM의 상대 레벨이 역으로 되는 경우 dqs_rx가 하이 상태와 로우 상태 간에 전이하도록 구성된다(즉, dqs_rx의 두 상태는 DQSP > DQSM인 경우와 DQSP < DQSM인 경우를 각각 나타낸다).
DQSP 및 DQSM 전송 라인이 선택적으로 종단되어 비교기(54)가 두 신호의 상대 레벨을 측정할 수 있게 하도록 스트로브 입력 종단 회로(56)가 마련된다. 중요하게는, 스트로브 입력 종단 회로는 대응 인에이블 신호(rd_term_ppu_en; rd_term_mpu_en; rd_term_ppd_en; rd_term_mpd_en)에 의해 개별적으로 제어되는 4개의 개별 스위치(Sppu, Smpu, Sppd, Smpd)를 포함한다. 따라서, DQSP 라인이 저항기(R1ppu)에 의해 VDD에 또는 저항기(R1ppd)에 의해 VSS에 선택적으로 커플링될 수 있으며, DQSM 라인은 저항기(R1mpu)에 의해 VDD에 또는 저항기(R1mpd)에 의해 VSS에 선택적으로 커플링될 수 있다. 따라서, 적절한 rd_term 신호를 어써트함으로써, 스트로브 입력 종단 회로(56)는 다수의 상이한 종단 구성으로 구성될 수 있다. 특히, 스트로브 입력 종단 회로(56)는 DQSP 및 DQSM 라인들의 대칭적 종단을 제공하도록 구성되거나, 예를 들면 DQSP를 VDD에만 커플링하고 DQSM을 VSS에만 커플링함으로써 DQSP 및 DQSM 라인들의 비대칭적 종단 구성을 제공하도록 설정될 수도 있다.
dqs_rx 신호는 생성되고 나면 딜레이 유닛(58)을 통해 AND 게이트(60)의 하나의 입력부로 보내진다. AND 게이트(60)의 다른 입력부에는 DQS 게이트 타이밍 블록(62)에 의해 생성된 dqs_gate 신호가 제공된다. AND 게이트(60)의 출력부는 차동 데이터 스트로브 신호에 대해 병렬로 전송된 관련 데이터 신호를 샘플링해야 하는 때를 결정하는 clk_rd 신호를 제공한다. DQS 게이트 타이밍 블록(62)은 또한 dqs_rx 신호를 수신하여 이를 그 블록에 의해 생성된 dqs_gate 신호와 비교하여 두 신호를 페이즈 정렬시킬 수 있다. 이러한 페이즈 정렬이 이루어진 경우, DQS 게이트 타이밍 블록(62)은 그 페이즈 정렬이 달성되었음을 나타내는 락 신호를 어써트할 수 있다. 반대로, 차동 데이터 스트로브 수신기를 내장한 인터페이스의 제어 유닛은 새로운 페이즈 정렬이 수행되어야 할 때에 DQS 게이트 타이밍 블록을 리셋시킬 수 있다.
도 3은 DQSP, DQSM, dqs_rx, 및 dqs_gate 신호들의 상대 타이밍을 도시하고 있다. 도시한 상황에서, 인터페이스(10)는 DRAM(20)으로부터 게이트 제어 트레이닝 전송(미리 정해진 "트레이닝 패턴")의 전송을 요청하였다. 따라서, DQS 게이트 타이밍 블록이 이에 의해 생성된 dqs_gate 신호를 수신된 dqs_rx 신호와 페이즈 정렬시키려고 하는 타이밍 초기 게이트 제어 트레이닝 처리가 수행되어야 한다. 도 3은 인에이블 신호 rd_term_*_en(여기서, *=ppu; mpu; ppd; mpd)들이 함께 어써트되어, DQSP 및 DQSM 전송 라인들의 대칭적 종단을 제공하는 구성을 도시하고 있다. 이는 실제 데이터가 종단될 때에 채택되어야 하는 구성이다.
그러나, 도 3은 인에이블 신호 rd_term_*_en들이 함께 어써트되어 대칭적 종단 구성을 제공하는 경우(실제 데이터가 종단되는 경우일 수 있음), dqs_rx와 dqs-gate 간의 페이즈 정렬 처음으로 결정하려고 할 때에 차동 데이트 스트로브 수신기에 제시되는 어려움을 보여주고 있다. 차동 데이터 스트로브 수신기가 DQSP 및 DQSM 전송 라인들에 대해 대칭적 종단 구성으로 설정되는 경우, dqs_rx와의 페이즈 정렬이 수행되도록 하기 위해 dqs_gate 신호가 제1 상승 에지를 가질 수 있는 단지 비교적 짧은 시간의 기간만이 있음을 도면에서 확인할 수 있다. 이는 스트로브 입력 종단 회로가 차동 데이터 스트로브 신호 전송 라인들을 대칭적으로 종단시킨 후에, 트레이닝 패턴의 프리앰블(preamble)이 시작될 때까지 dqs_rx가 미지의 로직 상태로 남아 있기 때문이다. 결과적으로, dqs_gate가 일시적으로 시프트될 수 있게 하는 딜레이 값의 초기 값은 dqs_rx의 제1 하이 펄스의 종료부에 이르는 트레이닝 패턴의 프리앰블에 의해 정해지는 시간 윈도우 내에 dqs_gate의 상승 에지를 위치시키도록 선택되어야 하다. dqs_rx의 임의의 보다 빠른 미지의 로직 상태는 DQSP/DQSM 라인들에 대한 노이즈로 인해 dqs_gate와 dqs_rx 간의 오류(false) 타이밍 관계가 확립되게 할 수 있을 것이다. 보다 늦은 페이즈 정렬은 dqs_rx의 제1 유효 전이를 놓치게 되고, 이에 따라 늦게 전송된 제1 유효 데이터도 놓치게 될 것이다.
따라서, 초기 게이트 제어 트레이닝 처리를 위해, 본 발명은 도 4에 도시한 바와 같이 스트로브 입력 종단 회로의 비대칭적 종단 구성을 이용할 것을 제시한다. 이러한 비대칭적 종단 구성(아래에서 보다 상세하게 설명하는 바와 같이 인에이블 신호 rd_term_*_en의 적절한 선택에 의해)은 트레이닝 패턴들 간의 인터벌에서, DQSP 신호와 DQSM 신호가 떨어뜨려져(VDD와 VSS를 향해), 양호하게 정해진 상태로 유지됨을 의미한다. 전송 라인들에 대한 노이즈는 DQSP 및 DQSM이 서로에 대해 역으로 되게 하고 dqs_rx 신호에서 거짓의 펄스를 야기할 가능성이 매우 적다.
중요하게는, 스트로브 입력 종단 회로의 대칭적 구성은 초기 dqs_gate 윈도우가 훨씬 더 넓어졌음을 의미하며, 실제로는 게이트 제어 트레이닝 패턴들 간의 전체 갭을 커버할 정도까지 연장되었다. 다시 말해, dqs_gate 신호의 상승 에지는 dqs_rx 신호에서 거짓 에지를 야기하는 전송 라인에 대한 노이즈로 인해 dqs_gate와 dqs_rx 간에 구성된 오류 타이밍 관계의 위험 없이 훨씬 더 빨리 안전하게 위치할 수 있게 된다. 이는 특히 전송 주파수가 훨씬 빨라지기 때문에 유리한데, 이는 초기 dqs_gate 윈도우(대칭적 종단 구성을 가짐)가 그만큼 훨씬 더 좁아짐을 의미한다. 비대칭적 종단 구성에 의해 허용되는 상당히 넓어진 초기 dqs_gate 윈도우는 그러한 문제점을 현저히 경감시킨다.
도 5는 도 2에 도시된 DQS 게이트 타이밍 블록(62)의 구성을 보다 상세하게 개략적으로 도시하고 있다. 제어 유닛(100)은 외부 시계 신호(CLK)와 페이즈 정렬 처리를 시작하는 CLEAR_LOCK 신호를 수신한다. dqs_rx 신호는 페이즈 검출 유닛(102)에 의해 수신되고, dqs_게이트 신호는 dqs_게이트 발생 유닛(104)에 의해 생성된다. 지연 생성 유닛(106)은 dqs_게이트 생성 유닛(104)에 의해 생성된 dqs_게이트 신호의 상대적 타이밍이 조절되게 하도록 제공된다. 작동시에, CLEAR_LOCK 신호가 어써트된 후에, 제어 유닛(100)은 dqs_게이트 생성 유닛(104)이 지연 생성 유닛(106)에 의해 제공된 지연값에 따라 dqs_게이트 신호의 제1 반복을 생성시키게 한다. 페이즈 검출 유닛(102)은 신호(dqs_게이트와 dqs_rx)들을 비교하고, 2개의 신호가 페이즈 정렬되었는지를 결정한다. 이 페이즈 검출의 결과는 제어 유닛(100)으로 전송되어, 페이즈 정렬이 달성될 때까지 지연 생성 유닛(106)에 의해 생성된 지연이 반복적으로 조절될 수 있다. 페이즈 정렬이 달성되면, 제어 유닛(100)은 dqs_rx와 dqs_게이트가 이제 정렬된 것을 나타내는 LOCK 신호를 어써트한다.
도 6은 차동 데이터 스트로브 수신기의 대안적인 구성을 개략적으로 도시하여, 특히 스트로브 입력 종단 회로의 상이한 구성을 보여준다. 여기서, 스위치(Sppu, Smpu, Sppd 및 Smpd)는 2 이상의 가능한 연결 사이에서 선택하도록 각각 제어될 수 있다. 예컨대, 이는 3개(그 이상)의 가능한 상태를 갖는 rd_term_*_en 신호 각각에 의해 제공될 수 있다. 도 6에 도시된 특정한 예에서, 각 선택 스위치는 각각의 차동 데이터 스트로브 신호 전송 라인을 VDD 또는 VSS에 연결된 2개의 레지스터들 중 하나에 연결할 수 있거나, 연결 개구를 남겨두고 분리될 수 있다. 2 이상의 저항 연결 사이에서 선택하는 각 스위치의 능력은 다수의 종단 구성 가능성을 제공한다.
이 구조가 제공하는 한가지 특별한 가능성은, 예컨대 강한 비대칭의 종단 구성이 먼저 사용되고(예컨대, dqs_게이트 윈도우를 개방하는 관점에서 갖는 이점 때문에), 이어서 (스테이징 포스트로서 작용하는) 하나 이상의 덜 비대칭의 종단 구성이 사용되며, 이어서 (실제 데이터가 수신되는 구성에 대응하는) 최종 대칭 종단 구성이 사용되는 경우에, 차동 데이터 스트로브 수신기가 다단 게이트 트레이닝 처리에 관여하도록 구성될 수 있다는 것이다. 하나의 구성에서 dqs_게이트 신호에 대해 결정된 지연값은 통상적으로 다음 구성에서 페이즈 정렬을 위한 시작점으로서 사용될 것이기 때문에, 따라서 제1 구성 및 마지막 구성 사이에서 매끄러운 등급의 천이를 가능하게 하도록 그러한 다단 게이트 트레이닝 처리를 수행하는 이점이 있을 수 있다.
사이에 선택될 수 있는 다중 저항 연결을 제공하는 다른 이점은, 다수의 저항 연결이 사이에서 선택될 수 있고 이들 저항 연결의 적절한 사용이 시험에서 결정될 수 있기 때문에, 차동 데이터 스트로브 수신기가 제어 처리 변경에 대해 덜 민감하게 된다는 것이다.
(단일 또는 다단) 시작 게이트 트레이닝 처리가 비대칭 종단에 의해 수행되면(페이즈 1), 최종 대칭 종단 트레이닝 처리(페이즈 2)는 실제 데이터 수신을 위해 차동 데이터 스트로브 수신기를 구성하도록 수행될 수 있다. 도 7은 DQSP, DQSM, dqs_rx 및 dqs_게이트 신호의 상대적 타이밍을 도시한다. 도시된 상황에서, 인터페이스(10)는 DRAM(20)으로부터 게이트 트레이닝 전송(예정된 "트레이닝 패턴")의 송신을 요청한다. 이제, 이 페이즈 2 트레이닝 처리에서, (실제 데이터 ㅈ전송을 위해 마련하는) SP와 DQSM 전송 라인의 대칭 종단(rd_term_*_en 신호의 동시 어써션에 의한)은 문제가 되지 않는데, 그 이유는 이전의 초기 게이트 트레이닝 처리(페이즈 1)가 DQS 게이트 타이밍 블록(62)을 인에이블하여 도시된 dqs_게이트 윈도우 내에 dqs_게이트 신호의 제1 상승 에지를 배치하는 지연값을 달성하기 때문이다. 이어서, 이 대칭 종단 구성을 위해 이 지연값을 미세 튜닝하는 최종 반복 처리가 수행될 수 있다.
도 8은 차동 데이터 스트로브 수신기가 비대칭 종단 구성(페이즈 1)에 의해 초기 게이트 트레이닝 처리에 참여할 때에 취한 일련의 단계를 개략적으로 도시하는 흐름도이다. 단계(200)에서, CLEAR_LOCK 신호는 DQS 게이트 타이밍 블록의 LOCK 신호를 클리어하도록 어써트되어 dqs_게이트 및 dqs_rx를 위한 페이즈 정렬 처리를 트리거한다. 단계(202)에서, 차동 데이터 스트로브 수신기는 비대칭 종단 셋업에 의해 구성된다. 단계(204)에서, 초기의 dqs_게이트 지연값은 지연 생성 유닛(106)에 의해 선택된다. 단계(200, 202, 204)의 순서는 자유롭게 상호 변경될 수 있다는 것을 유념해야 한다. 이어서, 단계(206)에서, 인터페이스(10)는 게이트 트레이닝 판독 처리를 행하여 DRAM(20)이 트레이닝 패턴을 발하게 한다. 페이즈 검출 유닛(102)은 dqs_rx와 dqs_게이트가 페이즈 정렬되었는지를 모니터하고, 이 결정을 DQS 게이트 타이밍 블록(62)의 제어 유닛(100)으로 전송한다. 단계(208)에서 이 페이즈 정렬이 달성되었는지를 결정한다. 그렇지 않다면, 흐름은 dqs_게이트 지연값이 조정되는 단계(210)를 통해 다시 단계(206)로 루프한다. 페이즈 정렬이 일단 달성되면, DQS 게이트 타이밍 블록(62)은 그 LOCK 신호(단계 212)를 어써트한다.
도 9는 차동 데이터 스트로브 수신기가 대칭 종단 구성(페이즈 2)에 의해 후속 게이트 트레이닝 처리에 참여할 때에 취한 일련의 단계를 개략적으로 도시하는 흐름도이다. 단계(220)에서, 차동 데이터 스트로브 수신기는 비대칭 종단 셋업에 의해 구성된다. 단계(222)에서, CLEAR_LOCK 신호는 DQS 게이트 타이밍 블록의 LOCK 신호를 클리어하도록 어써트되고 dqs_게이트와 dqs_rx를 위한 페이즈 정렬 처리를 트리거한다. 단계(224)에서, dqs_게이트 지연값은 dqs_rx와 dqs_게이트 사이에 페이즈 정렬을 제공하도록 페이즈 1에서 결정되는 것과 같이 지연 생성 유닛(106)에 의해 선택된다. 다시, 단계(220, 222, 224)의 순서는 자유롭게 상호 교환될 수 있다. 단계(226)에서, 인터페이스(10)는 게이트 트레이닝 판독 처리를 행하여 DRAM(20)이 트레이닝 패턴을 발하게 한다. 페이즈 검출 유닛(102)은 dqs_rx와 dqs_게이트가 페이즈 정렬되었는지를 모니터하고, 이 결정을 DQS 게이트 타이밍 블록(62)의 제어 유닛(100)으로 전송한다. 단계(228)에서 이 페이즈 정렬이 달성되었는지를 결정한다. 그렇지 않다면, 흐름은 dqs_게이트 지연값이 조정되는 단계(230)를 통해 다시 단계(226)로 루프한다. 페이즈 정렬이 일단 달성되면, DQS 게이트 타이밍 블록(62)은 그 LOCK 신호(단계 212)를 어써트하고 차동 데이터 수신기는 데이터 전달 페이즈를 입력할 준비가 된다(단계 234).
전술한 바와 같이, 2 이상의 비대칭 종단 구성이 사용될 수 있고, 즉 게이트 트레이닝 처리에 대해 2 이상의 페이즈 1 단계가 있을 수 있다. 도 10은 비대칭 종단 구성(페이즈 2)에 의해 후속하는 게이트 트레이닝 처리에 참여하기 전에 2 이상의 비대칭 종단 구성에 차동 데이터 스트로브 수신기가 참여할 때에 취한 일련의 단계를 개략적으로 도시하는 흐름도이다. 단계(240)에서, 차동 데이터 스트로브 수신기는 강한 비대칭의 종단 구성(여기서, 단면 종단 상태임)에 배치된다. 단계(242)에서, dqs_게이트에 적용하기 위한 초기 지연값이 선택된다. 도 9에서, LOCK 및 CLEAR_LOCK의 세팅 및 해제는 도면의 명확도를 돕기 위해 도시되어 있지 않지만, 내재하는 것으로 고려되어야 한다. 단계(244)는 이 비대칭 구성(즉, 도 7에서 단계 206, 208, 210)에서 dqs_게이트와 dqs_rx 사이에서 반복적 페이즈 정렬 처리를 나타낸다. 페이즈 정렬이 달성되면, 추가의 비대칭 종단 구성이 사용되어야 하는지가 결정된다(단계 246). 차동 데이터 스트로브 수신기가 적절하게 구성되면(단계 248), 흐름은 단계(244)로 복귀한다. 모든 비대칭 구성이 수행되면, 흐름은 단계(250)로 진행한다. 단계(250)에서, 차동 데이터 스트로브 수신기는 대칭 종단 구성을 갖는 것으로 구성된다. 단계(252)는 이 대칭 구성에서 dqs_게이트와 dqs_rx 사이에서 반복적 페이즈 정렬 처리를 나타낸다(즉, 도 8의 단계 226, 228, 230). 페이즈 정렬이 달성되면, 차동 데이터 수신기는 데이터 전달 페이즈를 입력할 준비가 된다(단계 254).
본 발명의 특정한 실시예를 여기서 설명하였지만, 본 발명은 그것으로 제한되지 않고, 본 발명의 범위 내에서 많은 변경 및 추가가 이루어질 수 있다는 것은 명백하다. 예컨대, 이하의 첨부된 청구범위의 특징들의 다양한 조합이 본 발명의 범위로부터 벗어남이 없이 독립 청구항의 특징들로 이루어질 수 있다.

Claims (23)

  1. 차동 데이터 스트로브 수신기로서, 제1 및 제2 스트로브 입력에서의 차동 데이터 스트로브 신호를 수신하도록 구성되고, 상기 차동 데이터 스트로브 신호의 전이는 관련 데이터 신호를 위한 샘플 포인트를 지시하며, 상기 차동 데이터 스트로브 수신기는 상기 제1 및 제2 스트로브 입력에서 수신된 상기 차동 스트로브 신호의 값을 차동 비교하는 것에 의해 상기 차동 스트로브 신호의 전이를 식별하도록 구성되며, 상기 차동 데이터 스트로브 수신기는:
    스트로브 게이트 제어 신호를 생성하도록 구성된 스트로브 게이트 제어 회로로서, 해당 스트로브 게이트 제어 신호가 어써트될 때 상기 차동 데이터 스트로브 신호에 의존하여 상기 관련 데이터 신호가 샘플링될 수 있는, 그러한 스트로브 게이트 제어 회로와;
    상기 제1 스트로브 입력을 위한 제1 종단 연결과 상기 제2 스트로브 입력을 위한 제2 전송 연결을 선택적으로 제공하도록 구성된 스트로브 입력 종단 회로를 포함하며,
    상기 차동 데이터 스트로브 수신기는, 상기 관련 데이터 신호와 관련하여 상기 차동 데이터 스트로브 신호를 수신하기 전에, 상기 차동 데이터 스트로브 신호와 관련하여 상기 스트로브 게이트 제어를 페이즈 정렬하는데 사용되는 게이트 제어 지연을 결정하기 위해 초기 게이트 제어 트레이닝 처리에 참여하도록 구성되며,
    상기 스트로브 입력 종단 회로는 상기 초기 게이트 제어 트레이닝 처리 중에 상기 제1 및 제2 종단 연결의 비대칭적 구성을 제공하도록 구성된 것을 특징으로 하는 차동 데이터 스트로브 수신기.
  2. 제1항에 있어서,
    상기 차동 데이터 스트로브 수신기는 제1 및 제2 전압 소스를 포함하고, 상기 제1 및 제2 전압 소스는 상기 차동 데이토 스트로브 신호의 최대 전압 범위를 형성하는 차동 데이터 스트로브 수신기.
  3. 제2항에 있어서,
    상기 스트로브 입력 종단 회로는 상기 제1 스트로브 입력을 상기 제1 전압 소스에 전적으로 결합하고 상기 제2 스트로브 입력을 상기 제2 전압 소스에 전적으로 결합하는 것에 의해 상기 비대칭 구성을 제공하도록 구성된 차동 데이터 스트로브 수신기.
  4. 제2항에 있어서,
    상기 스트로브 입력 종단 회로는 상기 제1 및 제2 스트로브 입력을 다른 저항의 제1 레지스터를 통해 상기 제1 전압 소스에 결합하고 상기 제1 및 제2 스트로브 입력을 다른 저항의 제2 레지스터를 통해 상기 제2 전압 소스에 결합하는 것에 의해 상기 비대칭적 구성을 제공하도록 구성된 차동 데이터 스트로브 수신기.
  5. 제2항에 있어서,
    상기 스트로브 입력 종단 회로는 복수의 제1 레지스터와 복수의 제2 레지스터를 포함하고, 해당 제1 레지스터를 통해 상기 제1 스트로브 입력이 상기 제1 전압 소스에 연결 가능하고, 해당 제2 레지스터를 통해 상기 제2 스트로브 입력이 상기 제2 전압 소스에 연결 가능한 차동 데이터 스트로브 수신기.
  6. 제5항에 있어서,
    상기 스트로브 입력 종단 회로는 상기 복수의 제1 레지스터로부터 상기 제1 스트로브 입력과 상기 제1 전압 소스 간의 연결을 선택하도록 구성된 차동 데이터 스트로브 수신기.
  7. 제2항에 있어서,
    상기 스트로브 입력 종단 회로는 2개 이상의 제1 레지스터와 2개 이상의 제2 레지스터를 포함하고, 상기 제1 레지스터를 통해 상기 제1 스트로브 입력이 상기 제2 전압 소스에 연결 가능하고, 상기 제2 레지스터를 통해 상기 제2 스트로브 입력이 상기 제1 전압 소스에 연결 가능한 차동 데이터 스트로브 수신기.
  8. 제7항에 있어서,
    상기 스트로브 입력 종단 회로는 상기 복수의 제2 레지스터로부터 상기 제2 스트로브 입력과 상기 제2 전압 소스 간의 연결을 선택하도록 구성된 차동 데이터 스트로브 수신기.
  9. 제2항에 있어서,
    상기 스트로브 입력 종단 회로는 상기 제1 및 제2 스트로브 입력을 상기 제1 및 제2 전압 소스에 선택적으로 연결하도록 복수의 종단 인에이블 신호에 응답하는 차동 데이터 스트로브 수신기.
  10. 제1항에 있어서,
    상기 차동 데이터 스트로브 수신기는, 상기 관련 데이터 신호와 관련하여 상기 차동 데이터 스트로브 신호를 수신하기 전과 상기 초기 게이트 트레이닝 처리 후에, 상기 관련 데이터 신호와 관련하여 상기 차동 데이터 스트로브 신호의 수신시 사용되는 조정된 버전의 상기 게이트 제어 지연을 결정하도록 추가의 게이트 트레이닝 처리에 참여하도록 구성되며, 상기 스트로브 입력 종단 회로는 상기 추가의 게이트 제어 트레이닝 처리 중에 상기 제1 및 제2 종단 연결의 대칭적 구성을 제공하도록 구성된 차동 데이터 스트로브 수신기.
  11. 제10항에 있어서,
    상기 스트로브 입력 종단 회로는 상기 관련된 데이터 신호와 관련하여 상기 차동 데이터 스트로브 신호를 수신하기 위해 사용되는 상기 제1 및 제2 종단 연결의 데이터 전송 구성에 대응하는 상기 대칭적 구성을 제공하도록 구성된 차동 데이터 스트로브 수신기.
  12. 제10항에 있어서,
    상기 차동 데이터 스트로브 수신기는 상기 추가의 게이트 제어 트레이닝 처리의 시작시 상기 조정된 버전의 게이트 제어 지연을 위한 시작 값으로서 상기 게이트 제어 지연을 사용하도록 구성된 차동 데이터 스트로브 수신기.
  13. 제1항에 있어서,
    상기 차동 데이터 스트로브 수신기는 다중-스테이지 초기 게이트 제어 트레이닝 처리에 참여하도록 구성되며, 상기 스트로브 입력 종단 회로는 상기 다중-스테이지 초기 게이트 제어 트레이닝 처리 중 각각의 스테이지에 대해 상기 제1 및 제2 종단 연결의 상이한 비대칭적 구성을 제공하도록 구성된 차동 데이터 스트로브 수신기.
  14. 제1항에 있어서,
    상기 게이트 제어 지연에 의존하여 상기 차동 데이터 스트로브 신호와 관련하여 상기 스트로브 게이트 제어 신호의 페이즈 정렬을 결정하도록 구성된 페이즈 검출 회로를 더 포함하는 차동 데이터 스트로브 수신기.
  15. 제14항에 있어서,
    상기 차동 데이터 스트로브 수신기는 게이트 제어 트레이닝 처리 요청이 상기 페이즈 검출 회로가 상기 페이즈 정렬이 획득되었음을 지시할 때까지 상기 차동 데이터 스트로브 신호와 상기 관련 데이터 신호의 소스로 간헐적으로 전송되도록 구성되며, 상기 게이트 제어 트레이닝 처리 요청은 미리 정해진 트레이닝 패턴이 상기 차동 데이터 스트로브 신호에 적용되도록 하는 차동 데이터 스트로브 수신기.
  16. 제15항에 있어서,
    상기 페이즈 검출 회로는 상기 미리 정해진 트레이닝 패턴의 제1의 유효 전이와 관련하여 상기 스트로브 게이트 제어 신호의 상기 페이즈 정렬을 결정하도록 구성된 차동 데이터 스트로브 수신기.
  17. 제1항에 있어서,
    상기 차동 데이터 스트로브 수신기는 상기 스트로브 게이트 제어 신호가 상기 차동 데이터 스트로브 신호와 관련하여 페이즈 정렬된 이후 상기 차동 데이터 스트로브 신호에 신호 지연을 적용하도록 구성된 차동 데이터 스트로브 수신기.
  18. 제1항에 따른 차동 데이터 스트로브 수신기를 포함하는 것을 특징으로 하는 메모리 액세스 회로.
  19. 제18항에 있어서,
    상기 차동 데이터 스트로브 신호는 판독 데이터 스트로브 신호인 메모리 액세스 회로.
  20. 제18항에 있어서,
    상기 차동 데이터 스트로브 신호는 기록 데이터 스트로브 신호인 메모리 액세스 회로.
  21. 제18항에 있어서,
    DRAM 메모리를 액세스하도록 구성된 메모리 액세스 회로.
  22. 차동 데이터 스트로브 수신기로서, 제1 및 제2 스트로브 입력에서의 차동 데이터 스트로브 신호를 수신하도록 구성되고, 상기 차동 데이터 스트로브 신호의 전이는 관련 데이터 신호를 위한 샘플 포인트를 지시하며, 상기 차동 데이터 스트로브 수신기는 상기 제1 및 제2 스트로브 입력에서 수신된 상기 차동 스트로브 신호의 값을 차동 비교하는 것에 의해 상기 차동 스트로브 신호의 전이를 식별하는 차동 비교 수단을 포함하며, 상기 차동 데이터 스트로브 수신기는:
    스트로브 게이트 제어 신호를 생성하도록 구성된 스트로브 게이트 제어 수단으로서, 해당 스트로브 게이트 제어 신호가 어써트될 때 상기 차동 데이터 스트로브 신호에 의존하여 상기 관련 데이터 신호가 샘플링될 수 있는, 그러한 스트로브 게이트 제어 수단과;
    상기 제1 스트로브 입력을 위한 제1 종단 연결과 상기 제2 스트로브 입력을 위한 제2 전송 연결을 선택적으로 제공하도록 구성된 스트로브 입력 종단 수단을 포함하며,
    상기 차동 데이터 스트로브 수신기는, 상기 관련 데이터 신호와 관련하여 상기 차동 데이터 스트로브 신호를 수신하기 전에, 상기 차동 데이터 스트로브 신호와 관련하여 상기 스트로브 게이트 제어를 페이즈 정렬하는데 사용되는 게이트 제어 지연을 결정하기 위해 초기 게이트 제어 트레이닝 처리에 참여하도록 구성되며,
    상기 스트로브 입력 종단 수단은 상기 초기 게이트 제어 트레이닝 처리 중에 상기 제1 및 제2 종단 연결의 비대칭적 구성을 제공하도록 구성된 것을 특징으로 하는 차동 데이터 스트로브 수신기.
  23. 차동 데이터 스트로브 수신기의 동작 방법으로서, 해당 차동 데이터 스트로브 수신기는 제1 및 제2 스트로브 입력에서의 차동 데이터 스트로브 신호를 수신하도록 구성되고, 상기 차동 데이터 스트로브 신호의 전이는 관련 데이터 신호를 위한 샘플 포인트를 지시하며, 상기 차동 데이터 스트로브 수신기는 상기 제1 및 제2 스트로브 입력에서 수신된 상기 차동 스트로브 신호의 값을 차동 비교하는 것에 의해 상기 차동 스트로브 신호의 전이를 식별하도록 구성되며, 상기 차동 데이터 스트로브 수신기의 동작 방법은:
    스트로브 게이트 제어 신호를 생성하는 단계로서, 상기 스트로브 게이트 제어 신호가 어써트될 때 상기 차동 데이터 스트로브 신호에 의존하여 상기 관련 데이터 신호가 샘플링될 수 있는, 그러한 단계와;
    상기 제1 스트로브 입력을 위한 제1 종단 연결과 상기 제2 스트로브 입력을 위한 제2 전송 연결을 선택적으로 제공하는 단계와;
    상기 관련 데이터 신호와 관련하여 상기 차동 데이터 스트로브 신호를 수신하기 전에, 상기 차동 데이터 스트로브 신호와 관련하여 상기 스트로브 게이트 제어를 페이즈 정렬하는데 사용되는 게이트 제어 지연을 결정하기 위해 초기 게이트 제어 트레이닝 처리에 참여하는 단계와;
    상기 초기 게이트 제어 트레이닝 처리 중에 상기 제1 및 제2 종단 연결의 비대칭적 구성을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140111494A (ko) * 2013-03-11 2014-09-19 삼성전자주식회사 클록 신호 발생부를 포함하는 반도체 장치

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9389637B2 (en) * 2012-04-25 2016-07-12 Rambus Inc. Methods and systems for recovering intermittent timing-reference signals
US8630131B1 (en) * 2012-07-30 2014-01-14 Altera Corporation Data strobe enable circuitry
US20140317334A1 (en) * 2013-04-22 2014-10-23 Lsi Corporation Storage of gate training parameters for devices utilizing random access memory
US9190129B2 (en) 2013-05-31 2015-11-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Continuous tuning of preamble release timing in a double data-rate memory device interface
US9640277B2 (en) * 2013-12-28 2017-05-02 Intel Corporation Avoiding DQS false sampling triggers
KR102284103B1 (ko) 2014-10-28 2021-08-02 삼성전자주식회사 차동 신호들 간 정전류 흐름 방지용 래치 컨트롤러를 구비한 반도체 장치
JP6372324B2 (ja) * 2014-11-25 2018-08-15 富士通株式会社 受信回路、メモリインターフェース回路および受信方法
US10345836B1 (en) 2015-08-21 2019-07-09 Rambus Inc. Bidirectional signaling with asymmetric termination
KR102485486B1 (ko) 2016-04-21 2023-01-06 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20180007374A (ko) 2016-07-12 2018-01-23 삼성전자주식회사 메모리 채널의 소프트웨어 트레이닝을 수행하는 전자 장치 및 그것의 메모리 채널 트레이닝 방법
US10431268B2 (en) * 2016-09-13 2019-10-01 Samsung Electronics Co., Ltd. Semiconductor device and memory controller receiving differential signal
KR20180065702A (ko) 2016-12-08 2018-06-18 삼성전자주식회사 차동 데이터 스트로브 신호를 수신하는 메모리 컨트롤러 및 이를 포함하는 어플리케이션 프로세서
KR20180075083A (ko) * 2016-12-26 2018-07-04 에스케이하이닉스 주식회사 동적 터미네이션 회로, 이를 포함하는 반도체 장치 및 시스템
CN107835068B (zh) * 2017-11-02 2020-10-16 中国计量大学 一种具有发射分集的低复杂度正交空间调制球形译码检测算法
KR102621098B1 (ko) * 2018-07-23 2024-01-04 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US11309013B2 (en) * 2020-04-29 2022-04-19 Samsung Electronics Co., Ltd. Memory device for reducing resources used for training

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4683690B2 (ja) * 1999-11-05 2011-05-18 ルネサスエレクトロニクス株式会社 半導体装置
US7068727B1 (en) * 2000-04-28 2006-06-27 Hewlett-Packard Development Company, L.P. Halting data strobes on a source synchronous link and utilization of same to debug data capture problems
US6671211B2 (en) * 2001-04-17 2003-12-30 International Business Machines Corporation Data strobe gating for source synchronous communications interface
US6512704B1 (en) * 2001-09-14 2003-01-28 Sun Microsystems, Inc. Data strobe receiver
KR100546339B1 (ko) 2003-07-04 2006-01-26 삼성전자주식회사 차동 데이터 스트로빙 모드와 데이터 반전 스킴을 가지는단일 데이터 스트로빙 모드를 선택적으로 구현할 수 있는반도체 장치
US7215584B2 (en) * 2005-07-01 2007-05-08 Lsi Logic Corporation Method and/or apparatus for training DQS strobe gating
US7729168B2 (en) * 2007-06-28 2010-06-01 Intel Corporation Reduced signal level support for memory devices
KR101412524B1 (ko) * 2008-01-31 2014-06-25 삼성전자주식회사 메모리 장치, 메모리 카드 시스템 및 그것의 카드 인식방법
KR100932139B1 (ko) 2008-04-02 2009-12-16 주식회사 동부하이텍 데이터 수신 장치
US7652937B2 (en) * 2008-04-10 2010-01-26 Advanced Micro Devices, Inc. Programmable linear receiver for digital data clock signals
TWI433150B (zh) * 2009-07-27 2014-04-01 Sunplus Technology Co Ltd 應用於同步動態隨機存取記憶體介面之資料截取及時序漂移偵測的裝置及方法
US8432185B2 (en) * 2011-05-25 2013-04-30 Apple Inc. Receiver circuits for differential and single-ended signals

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140111494A (ko) * 2013-03-11 2014-09-19 삼성전자주식회사 클록 신호 발생부를 포함하는 반도체 장치

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Publication number Publication date
US8638622B2 (en) 2014-01-28
TW201303887A (zh) 2013-01-16
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