KR20010102462A

KR20010102462A - 다이나믹 웨이브-파이프라인된 인터페이스 장치 및 방법

Info

Publication number: KR20010102462A
Application number: KR1020017011113A
Authority: KR
Inventors: 드레프스다니엘마크; 페라이오로프랑크데이비드; 고워케빈차알스
Original assignee: 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1999-03-05
Filing date: 2000-03-03
Publication date: 2001-11-15
Also published as: IL144674A0; PL202169B1; JP2002539526A; ATE239944T1; HUP0105099A2; EP1159687A1; BR0009251A; CN1181440C; WO2000054164A1; ES2195873T3; KR100487206B1; CZ20013179A3; RU2213992C2; PL350160A1; CA2365288A1; TW459179B; DE60002567D1; EP1159687B1; BR0009251B1; JP3725429B2

Abstract

다이나믹 웨이브 파이프라인 인터페이스를 위한 장치 및 방법을 개시하고 있다. 전송 회로로부터 수신된 데이타 신호는 수신 장치로 래치되기 전에 각각의 신호와 일치하는 프로그래머블 지연 장치를 통해 지연된다. 각각의 지연 장치에서 프로그래머블 지연은 초기화 과정을 따라 설정되어 각각의 신호는 최종 도달 신호로 디스큐된다. 또한, 데이타 신호의 래칭을 제어하는 입력/출력(I/O) 클럭의 위상은 래칭 천이가 데이타 유효 윈도우에 실질적으로 중심을 두도록 조정된다.

Description

다이나믹 웨이브-파이프라인된 인터페이스 장치 및 방법{DYNAMIC WAVE-PIPELINED INTERFACE APPARATUS AND METHOD THEREFOR}

데이타 프로세스 시스템에서 시스템 클럭 속도가 증가하면, 중앙 처리 장치의 속도가 증가하고, 이에 따라 상기 시스템에서 버스의 전송 속도는 증가되어야 한다. 상기 데이타 프로세스 시스템의 버스 연결 장치 양단 사이의 데이타 전송은 상기 장치의 물리적인 거리에 의하여 제한을 받을 수 있다. 버스 양단에 데이타를 전송하는 한 가지 방법으로 웨이브 파이프라인이 개발되었는데, 이 웨이브 파이프라인은 과거 데이타가 상기 버스 양단의 수신 장치로 포획되기 전에 데이타 신호를 버스 위로 전송하는 방법이다. 다시말해, 데이타는 데이타 프로세스 시스템에서 장치들 사이의 버스 인터페이스 양단에서 "어셈블리 라인" 방식으로 파이프라인되고 있다. "파이프라인" 또는 "어셈블리 라인"이 채워지면, 데이타는 인터페이스 양단에서 대기 시간을 초과하여 평균 속도로 전송되고 있다.

통상의 데이타 프로세스 시스템에서, 데이타는 소스로부터 복수 개의 수신 장치로 전송될 수 있다. 다른 수신 장치는 상기 소스에 결합되거나 전기적인 길이가 다른 버스 인터페이스 양단 장치에 전송되어, 대기 시간이 상이하다.

또한, 복수 개의 데이타 신호를 수신하는 단일 장치에서, 각각의 신호는 상이한 대기 시간을 가지고 있다. 이들 변동은 제조 오차, 설계 제약(예컨대, 라인 길이의 변화) 및 시간 종속 효과[예컨대, 데이타 종속 지터(기호 상호간 간섭), 클럭 지터 및 노이즈]로부터 발생할 수 있다.

또한, 데이타는 동시에 전송되는 것으로 예상된다. 즉, 데이타는 시스템 클럭의 소정 사이클로 전송될 수 있다. 데이타가 예상보다 빠르거나 지연되는 경우, 에러가 발생될 수 있다.

웨이브-파이프라인된 인터페이스에서, 타이밍 분석은 매우 복잡하며, 그 이유는 고속 경로 및 저속 경로 모두가 동일하게 중요하기 때문이다. 데이타 유효 영역, 신뢰성 있는 데이타를 샘플로 얻을 수 있는 시간 영역은 소스에 결합한 고속 경로 및 저속 경로 사이의 시간 차이로 감소되거나 하나 이상의 수신 장치에 전송함으로써 증가한다. 고속 경로 및 저속 경로 사이의 시간 차이가 버스 클럭의 주기 만큼 크게 되면, 동기성은 상실된다. 또한, 샘플링 클럭에서 스큐(skew)는 데이타 유효 영역을 더욱 감소시킬 수 있다. 버스 인터페이스의 속도가 증가함에 따라, 고속 경로 및 저속 경로 사이의 타이밍 변동이 작아질 것을 요구되고, 클럭 스큐의 제약은 더욱 엄격하게 된다. 그러나, 클럭 스큐 및 타이밍 변동의 제어는 데이타 프로세스 시스템의 레이아웃에 의해 표시된 물리적인 제약에 의해 제한될 수 있다. 그러므로, 인터페이스 말단의 수신 장치에서 데이타를 디스큐(deskew)하고 신뢰성 있는 데이타를 샘플링 할 수 있는 시간이 증가시킬 수 있는 장치 및 방법이 필요하다는 것을 알 수 있다.

본 발명은 전술한 문제점을 극복하기 위한 기술을 제공하는 것을 목적으로 한다.

본 발명은 데이타 프로세스 시스템에 관한 것으로, 특히 데이타 프로세스 시스템에서 버스 인터페이스에 관한 것이다.

도 1은 본 발명에 따른 데이타 프로세스 시스템의 블럭도.

도 2는 본 발명에 따라 다이나믹 웨이브-파이프라인된 인터페이스의 블럭도.

도 3은 도 2의 인터페이스에 대한 입력 타이밍을 나타내는 도면.

도 4는 본 발명에 따른 데이타 수신 장치를 나타내는 도면.

도 5a는 본 발명에 따른 단계를 나타내는 흐름도.

도 5b는 본 발명에 따른 클럭 조정의 단계를 나타내는 흐름도.

도 5c는 도 5b의 단계에 따른 타이밍을 나타내는 흐름도.

도 5d는 본 발명에 따른 데이타 디스큐의 단계를 나타내는 흐름도.

도 5e는 도 5d의 단계에 따른 타이밍을 나타내는 흐름도.

도 5f는 본 발명에 따른 클럭 위상 조정의 단계를 나타내는 흐름도.

도 5g는 도 5f의 단계에 따른 타이밍을 나타내는 흐름도.

본 발명은 복수 개의 지연 장치 -각각의 지연 장치는 대응하는 데이타 신호를 수신하도록 동작하고, 사전 선택가능한 지연 시간을 가지며, 상기 사전 선택된 지연 시간 후에 상기 데이타 신호를 출력함 -와; 상기 복수 개의 장치에 결합되고, 각각의 선택된 지연 시간은 도달 시간에 응답하여 설정되는 각각의 사전 선택가능한 지연 시간을 설정하도록 동작하는 회로를 포함하는 인터페이스 장치를 제공한다.

또한, 본 발명은 복수 개의 데이타 신호에서 각 데이타 신호의 도달 에지를 상기 복수 개의 데이타 신호의 최종 도달 데이타 신호의 도달 에지와 일치하도록 설정하는 단계를 포함하는 인터페이스의 다이나믹 웨이브-파이프라인 방법을 제공한다.

전술한 내용은 후술하는 본 발명의 설명을 참조하여 본 발명의 특성 및 장점을 간략하게 요약한 것이다. 본 발명의 특성 및 장점은 본 발명의 특허 청구 범위를 기초하면, 더욱 잘 설명될 수 있다.

첨부한 도면과 함께 후술하는 설명을 참조하면, 본 발명을 완벽하게 이해할 수 있다.

이하, 본 발명의 바람직한 실시 형태를 도면을 참조하여 설명한다.

본 발명은 데이타 타이밍 변동 및 클럭 지터의 완화를 구현한 웨이프-파이프라인된 기구를 제공한다. 초기화 과정에서, 데이타 유효 영역의 크기는 버스 위의 칩간에 타이밍 변동에 대한 인터페이스의 감응도 감소에 맞추어 증가될 수 있다. 수신 장치에 대한 복수 개의 데이타 신호 입력 사이의 타이밍 변동은 최초 도달 데이타 신호 및 최종 도달 데이타 신호를 결정하고, 최초 도달 데이타 신호 및 최종 도달 데이타 신호 사이의 도달 시간 차이에 의해 결정된 사전 선택된 양을 통해 최초 도달 데이타 신호를 지연함으로써 제거될 수 있다. 또한, 전송 장치로부터 버스클럭의 스큐는 전송 장치로부터 유도된 래치 클럭이 실질적으로 데이타 윈도우에서 중심이 됨으로써 제거된다.

후술하는 설명에서는 수개의 특정한 세부 사항, 예컨대 버스 클럭 주파수, 클럭 에지 등이 본 발명의 철저한 이해를 제공하도록 개시되고 있다. 그러나, 본 발명은 이 세부 사항 없이 실시될 수 있을 정도로 당해 기술 분야의 당업자에게 명백하다. 다른 예에서, 불필요한 세부 사항으로 본 발명을 모호하게 하지 않을 정도의 공지된 회로가 개시되어 있다.

도 1 내지 도 5g에서 도시된 장치는 축척에 따라 도시되어 있지 않지만, 동일 장치는 동일한 참조 번호로 지정되어 있다.

도 1은 본 발명을 실시하기 위한 하드웨어 환경을 도시하고 있으며, 본 발명에 따른 중앙 처리 장치(CPU)(110; 예컨대, 종래의 마이크로프로세서) 및 시스템 버스(112)를 통해 상호 연결된 수개의 다른 장치를 구비한 데이타 프로세서(113)의 하드웨어 구성을 나타내고 있다. 데이타 프로세서(113)는 랜덤 억세스 메모리(RAM)(114), 판독 전용 메모리(ROM)(116) 및 주변 장치[예컨대, 디스크 장치(120) 및 테이프 드라이브(140)]를 버스(112)에 연결하기 위한 입력/출력(I/O) 어댑터(118) 및/또는 다른 사용자 인터페이스 장치[예컨대, 버스(112)로의 터치 스크린 장치(도시 생략), 워크스테이션(113)을 데이타 프로세스 네트워크에 연결하기 위한 통신 어댑터(134) 및 버스(112)를 데이타 프로세스 장치(138)에 연결하기 위한 디스플레이 어댑터(136)]를 포함한다.

CPU(110)는 본 명세서에 도시되지 않은 다른 회로 -마이크로프로세서 내, 예컨대 실행 장치, 버스 인터페이스 장치, 산술 로직 장치 등에 공통적으로 존재하는 회로를 포함함 -를 포함할 수 있다. 또한, CPU(110)는 단일한 집적 회로 위에 상주할 수 있다.

도 2는 본 발명에 따라 웨이브-파이프라인된 인터페이스(200)를 나타내고 있다. 인터페이스(200)는 각각의 인터페이스(200)를 통해 서로 데이타를 통신하는 각각의 칩(202) 및 칩(204)에 통합된다. 본 발명의 실시 형태로, 칩(202) 및 칩(204)은, 예컨대 데이타 프로세서(113)에서 CPU(110) 및 RAM(114)에 해당될 수 있다. 데이타는 버스 클럭, 예컨대 버스 클럭(206 및 208)에 의해 결정된 속도로 칩(202) 및 칩(204) 사이에서 전송된다. 버스 클럭(206 및 208)은 통상 동일 주파수이고, PLL, 각각의 칩(202) 및 칩(204)에서의 PLL(212)에 공급된 기준 클럭(210)으로부터 유도된다. 본 발명의 실시 형태에서, 기준 클럭(210)은 시스템 클럭이 될 수 있다. 각각의 PLL(212)는 기준 클럭(210)과 동일 위상으로 락된 로컬 클럭, 칩(202)에서의 로컬 클럭(214) 및 칩(204)에서의 로컬 클럭(216)을 출력하고, 복수 개의 기준 클럭(210) 주기(M), 사전 선택된 정수가 될 수 있다. 로컬 클럭(214)은 칩(202)으로부터 버스 클럭(206) 출력을 공급하도록 드라이버(218)에 의해 버퍼된다. 마찬가지로, 로컬 클럭(216)은 칩(204)으로부터 버스 클럭(208) 출력을 공급하도록 드라이버(220)에 의해 버퍼된다.

버스 클럭은 칩으로부터 통신된 데이타 신호를 따라 공급된다. 칩(202)으로부터의 데이타(222)는 출력 래치 회로(224)로 래치되고 드라이버(226)에 의해 구동되고 버퍼된다. 데이타는 로컬 클럭(214)의 사전 선택된 에지에 래치된다. 이 데이타는 멀티플렉서(MUX)(228)를 통해 수신된다. 또한, MUX(228)는 초기화 정렬 과정(IAP)을 병행하여 소정의 동기 패턴을 수신한다. 이들은 후술된다.

데이타(222)는 수신기(RX)(230)에 의해 버퍼되어 데이타 수신 장치(232)에 제공된다. 데이타(222)를 따라 전송된 버스 클럭(206)은 RX234에 의해 버퍼되고, I/O 클럭(236)을 형성하는 출력도 데이타 수신 장치(232)에 공급된다. 유사하게, 버스 클럭(208)을 따라 칩(202)에 전송된 칩(204)으로부터의 데이타는 칩(202)에서 인터페이스(200)에 의해 수신되며, 후술하는 데이타 수신 장치(232)은 칩(204)으로부터 칩(202)를 통한 데이타의 수신과 동일하게 적용된다는 것을 이해할 수 있다.

도 3은 입력에서 칩(204)으로 도달하는 데이타(222)에 대한 타이밍도이다. 타이밍은 데이타(222)에 대하여 설명하였지만, 인터페이스(200)는 양방향이며, 유사한 도면이 칩(204)으로부터 칩(202)까지 전송된 데이타에 동일하게 적용될 수 있음을 이해할 수 있다. 제1 데이타 신호, 데이타(302)는 칩(202) 및 칩(204)사이의 경로 위의 유한 전송 시간으로부터 발생하는 통상의 대기 시간 후에 도달한다. 도 3은 데이타(302)가 신뢰 시간(T0)에 도달하는 것을 설명한다. 제2 데이타 신호, 데이타(304)는 데이타 신호(302)의 대기 시간 이상으로 대기 시간을 가지며, 데이타 버스(222) 위의 복수 개의 지연된 데이타 신호 사이로부터 최대 지연되는 Ts 양만큼 신뢰 시간에 대해 지연된다. 유사하게, 제3 데이타 신호, 데이타(306)는 대기 시간이 통상보다 짧고 데이타(302)보다 먼저 도달한다. 데이타(306)는 T0-Tf, 신뢰 시간보다 선행하는 도달 시간을 갖는 것으로 설명된다. 후술하는 데이타 수신 장치(232)의 동작을 설명하도록, Tf는 데이타 버스(222) 위의 복수 개의 초기 데이타 신호사이로부터 최초 도달 시간을 표시한다. 데이타 버스(222) 위의 데이타 도달 시간의 차이는 데이타 스큐로서 불리운다. 데이타 스큐는 수개의 소스, 예컨대 제조 오차, 설계 제약(예컨대, 라인 길이의 변동) 및 시간 종속 효과[예컨대, 데이타 종속 지터(상호 기호 간섭), 클럭 지터 및 노이즈]로부터 발생될 수 있다. [도 3은 타이밍도의 설명을 용이하게 하도록, 신뢰 시간을 천이의 중심으로 하여 설명한 도면이다. 유효한 천이가 정상 상태값의 다른 소정 백분율로 특정화될 수 있음을 당업자라면 이해할 수 있다.]

데이타는 I/O 클럭(236)의 에지 위의 수신 장치, 예컨대 칩(204)로 래치된다. 데이타 스큐가 없으면, 데이타는 I/O 클럭(236)의 주기 범위로 데이타 유효 윈도우 내로 포획될 수 있다. 데이타 스큐는 Tf 및 Ts의 합에 의해 데이타 유효 윈도우의 범위(Tw)를 축소한다.

도 4는 데이타 유효 윈도우의 범위를 복원하도록, 본 발명에 따른 인터페이스(200)가 데이타 수신 장치(232)에 복수 개의 데이타 신호를 입력하는 것을 설명한 도면이다. 데이타는 수신기(230)에 의해 버퍼되어 프로그래머블 지연 라인, 408을 통해 지연 라인(406) 중 하나에 결합된다. 408를 통해 프로그래머블 지연 라인(406)은 데이타 신호 입력을 지연 라인에 맞추어 지연 회로에 사전 선택된 양을 공급한다. 도 3에서 데이타(304)와 일치하는 최종 도달 데이타 신호를 수신하는 지연 라인은 지연이 없도록 프로그램되어 있다. [회로는 최소 전파 시간을 갖는 것으로 이해될 수 있다. 지연이 없다는 것은 최소 전파 시간에 대해 상대적이라는 것임을 이해할 수 있다.] 따라서, 예컨대, 도 4에서 데이타(402)가 도 3의데이타(304)와 일치하는 경우, 지연 라인(408)은 지연이 없도록 프로그램되어 있다. 다른 데이타 신호를 수신하는 지연 라인 - 상기 지연 라인은 도 3에서 데이타(306)와 일치하여 최초로 도달하는 데이타 신호를 수신함- 은 지연량을 증가시키도록 프로그램되어 있다. 따라서, 예컨대, 도 4에서 데이타(404)가 최초 도달 데이타 신호와 일치하는 경우, 지연 라인(408)은 최장 지연값을 갖도록 프로그램되어 있다. 이 방법으로, 모든 데이타 신호는 칩(204)에 입력되고, 데이타 404를 통해 데이타 402는 최종 도달 데이타 신호로 디스큐된다. 도 4에 본 발명의 실시 형태가 개개의 데이타 신호와 병행하여 도시되어 설명되더라도, 본 발명의 원리는 데이타 신호군(예컨대, 데이타 바이트) 또는 다른 데이타 신호군에 적용될 수 있다. 이 대안의 실시 형태는 본 발명의 정신과 범위 내에 있다.

408을 통해 지연 라인(406)은 초기화 정렬 과정(IAP)를 통해 사전 선택된 지연값을 갖도록 프로그램되어 있다. IAP는 다이나믹 웨이브 파이프라인 인터페이스(200)와 통합한 데이타 프로세스 시스템(100)의 전원 인가 또는 전원 리셋으로 수행될 수 있다. 본 발명의 실시 형태에서, IAP는 도 1의 CPU(110)로부터의 신호에 의해 제어될 수 있다. IAP에서, 소정의 동기(sync) 패턴은 IAP 모드 선택(240)을 어서트함으로써 데이타 버스(222) 양단에 전송되어, MUX(228)는 소정의 동기 패턴을 출력한다. 동기 패턴은 데이타 버스(222)를 구성하는 모든 데이타 신호에 전송된다.

동기 패턴은 408을 통해 지연 라인(406)의 출력을 수신하는 414를 통해 래치 회로(412)로 포획될 수 있다. 414를 통해 래치 회로(412)로 입력한 데이타는 버스클럭(206)으로부터 버퍼(234)를 통해 유도된 I/O 클럭(236)의 에지에 래치된다. I/O 클럭(236)은 데이타 수신 장치(232)의 지연 라인(410)에서 지연된다. 지연된 I/O 클럭은 버퍼(416)에서 재인가되고 414를 통해 래치 회로(412)로 공급된다.

408을 통해 지연 라인(410) 및 지연 라인(406)의 제어는 상태 머신(418)을 경유한다. IAP 동안에, 상태 머신(418)은 414를 통해 래치 회로(412)에서 동기 패턴의 포획에 응답하여 408 및 410을 통해 각각의 지연 회로(406)에서 프로그래머블 지연을 조정한다.

출력(410 내지 422)은 데이타 비교 로직(424)의 입력에 맞추어 결합된다. 적합한 동기 패턴은 데이타 스큐가 없는 경우에 동기 데이타 포획의 명확한 해결 방안을 제시한다. 이 패턴 중 하나는 데이타값 순서 "100010001000"로 구성된다. 이 순서는 주기적이고, 4 개의 I/O 클럭 주기의 주기성을 갖으며, 4개의 클럭 주기의 탄성을 갖는 탄성적 인터페이스와 병행하여 사용된다. 탄성 인터페이스는 본 명세서에 참조된 "탄성 인터페이스 장치 및 방법"이라는 명칭으로 공동 출원된 미국 특허 출원에 개시되어 있다. 다른 예로, 다른 동기 패턴은 동기 데이타 포획의 명확한 방안을 제시하고 있다. 다른 예로, 예컨대, 상기 데이타값 순서에 상보하는 동기 패턴이 구현될 수 있다. 408 및 410을 통해 지연 라인(406)에서 지연 회로의 선택은 상태 머신(418)의 동작과 병행하여 설명된다.

도 5a는 상태 머신(418)을 통하여 지연 회로를 선택하는 단계(500)에 대해 설명하고 있다. 단계 502에서, I/O 클럭은 지연 라인(410)에서 적합한 지연을 선택함으로써 최종 도달 데이타 신호로 조정된다. 단계 502는 도 5b 및 도 5c를 병행하여 설명된다. 데이타 신호는 단계 504에서 디스큐되고, 도 5d 및 도 5e와 병행하여 추가로 설명된다. 단계 508에서, I/O 클럭 샘플 포인트가 조정된다. 단계 508은 후술하는 도 5f 및 도 5g와 병행하여 추가로 설명된다.

도 5b는 I/O 클럭 지연 단계(502)의 흐름도이다. 단계 512에서, IAP는 전술한 동기 패턴의 개시로 초기화된다. 단계 514에서, 도 4의 상태 머신(418)은 동일한 데이타 신호, 즉 전술한 대표적인 동기 패턴의 값 "1"에 일치하는 414를 통해 래치 회로(412)로 래치된 동기 패턴을 결정한다. 상태 머신(418)은 세트-리셋(S-R) 플립-플롭(428)의 출력(426)이 리셋되는지를 결정함으로써 동일한 데이타 신호가 래치되는지를 결정한다. 세트-리셋(S-R) 플립-플롭(428)의 출력(426)은 데이타 비교 로직(424)에 의해 제어되고, 이에 응답하여 비교 오류를 검출하고, 출력(430)을 어서트한다. 데이타 비교 로직(424)의 423을 통해 각각의 입력(421)에서 나타나는 동일한 데이타 신호에 응답하여, 출력(430)이 취소되어, S-R 플립-플롭(428)이 리셋된다. 데이타 비교 로직(424)은 지연된 I/O 클럭(411)을 통해 게이트되어, 출력 신호는 데이타의 래칭에 응답하여 데이타 비교 로직(424)의 출력(430)을 414를 통해 래치 회로(412)로 설정한다. 양의 논리 구현과 일치하는 데이타 비교 로직(424)의 대표적인 실시 형태는 423을 통해 입력(421)에 신호의 논리 NAND 및 지연된 클럭(411)으로부터 유도된 게이트를 형성할 수 있다. 다른 예로, 음의 논리 구현과 일치하는 데이타 비교 로직(424)의 대표적인 실시 형태는 423으로부터 입력(421)의 논리 OR과 지연된 클럭(411)의 보수(補數)로부터 유도된 게이트를 형성할 수 있다. 이 실시 형태는 전술한 상보적 동기 패턴과 일치한다.

408 및 410을 통해 지연 라인(406)에서 지연을 설정할 때, 통계적인 요동은 지연된 I/O 클럭(411)의 복수 개의 사이클을 통해 동기 패턴을 샘플링함으로써 감소될 수 있다. 지연된 I/O 클럭(411)은 카운터(432)를 증분한다. 카운터(432)는 지연된 I/O 클럭(411) 사이클의 소정 수자(K)를 결정한 후 출력(434)을 어서트하여, 이후 카운터(432)는 롤오버한다. 카운터(432)의 출력(434)은 S-R 플립-플롭(428)의 입력(436)을 리셋하도록 결합되어, 출력(426)을 리셋한다. 이어서, 다음의 동기 패턴/비교 오류 검출 순서가 수행될 수 있다. 임의의 샘플에서 비교 오류가 검출되는 경우, S-R 플립-플롭(428)이 설정된다.

도 5b는 샘플 주기 중에 정수(K)의 값이 결정된 경우, 데이타 비교 로직(424)의 423을 통해 모든 입력(421)은 동일한 데이터 신호를 가지고, 단계 514는 "예" 경로를 따르고, 단계 500은 단계 504로 진행한다. 이 경우, 지연은 아직 408을 통해 지연 라인(406)에서 설정되지 않고, 타이밍은 도 5c에 도시되어 있다. I/O 클럭(236)은 지연 라인(410)을 통해 Td 양만큼 지연되고, 에지 t1은 시간 간격(Tw)에 의해 표시된 데이타 유효 윈도우 내에 있다.

초기에, 지연 시간(Td)은 영으로 될 수 있고, 에지 T0는 데이타 유효 윈도우 외부에 존재하고, 에지 T0는 데이타(306)를 수신하는 414를 통해 래치 회로(412)중 하나에 값 "1"을 래치하고, 데이타(302 및 304)를 수신하는 래치는 값 "0"을 래치한다. 비교 오류가 발생하고, 이어서 데이타 비교 로직(424)의 출력(430)이 어서트되고, S-R 플립-플롭(428)의 출력(426)이 설정된다. 결과적으로, 도 5b의 단계 514에서, "아니오" 브랜치가 수반된다. 단계 516에서, 상태 머신(418)은 지연라인(410)을 통해 지연을 증가시킨다.

지연은 카운트 방향의 "업" 신호를 양방향 카운터(440)에 전송하는 상태 머신(418)에 의해 증가된다. 카운터(440)는 카운터(432)가 정수(K)의 값에 의해 결정된 카운트의 종료에 도달할 때, 출력(434)을 어서트하면서 카운터(432)에 응답하여 카운트를 증가한다. 양방향 카운터(440)에 포함된 카운트는 지연 제어 회로(442)에 공급된다. 지연 제어 회로(442)는 카운트를 디코드하고, 대응하는 제어 신호를 제어 라인(410)에 공급하여, 지연 라인(410)은 소정의 시간 증분에 의해 지연 시간(Td)를 증가시킨다. [본 발명에서 사용될 수 있는 프로그래머블 지연 라인(410)은 본 명세서에 참조된 "프로그래머블 지연 락 루프"이라는 명칭으로 공동 출원되어 미국 특허 출원에 개시되어 있다. 이후, I/O 클럭 지연 단계 502는 단계 514로 복귀한다.

단계 514에서, Td의 증분치가 에지 t1을 데이타 유효 윈도우에 배치하는 충분한 값인 경우, 단계 514는 전술한 "예" 브랜치를 따른다. 한편, 지연 라인(410)을 통해 지연은 단계 516에서 다시 증분되고, I/O 클럭 지연 단계 502는 에지 t1이 데이타 유효 윈도우 범위 내에서 하강할 때까지 단계 514 및 516을 통해 루프된다. 이후, 상태 머신(418)은 단계 504로 진행하고, 데이타는 디스큐된다.

도 5d는 데이타 디스큐 단계(504)를 도시하고 있다. 단계 504에서는 408을 통해 복수 개의 지연 라인(406)이 프로그램되어 있다. 단계 518에서는 제1 데이타 신호와 일치하는 제1 지연 라인이 프로그램으로 선택된다.[이것은 제1값(영으로 될 수 있음)으로 초기화되는 인덱스(j)와 일치될 수 있다.] 단계 520에서는 데이타 비교가 형성될 수 있다. 단계 520에서 데이타 비교는 도 5b의 단계 14, 데이타 비교와 동일한 형식으로 수행되기 때문에, 본 명세서에서 반복하여 설명하지 않는다.

데이타 신호의 모두가 동기되는 경우, 단계 522에서 지연의 증분은 j번째 데이타 신호와 일치하는 j번째 지연 라인에 설정된다. 초기에, 단계 522에서 I/O 클럭 조정 단계(502)때문에, "예" 브랜치가 수반된다. 지연을 증분한 후, 단계 522에서는 데이타 비교 단계 520를 반복한다. 이어서, 데이타 디스큐 단계 504는 이후 데이타 동기성이 손실될 때까지 단계 520 및 단계 522 사이에 루프되고, 단계 520은 단계 524에서 "아니오" 브랜치를 취하여, j번째 데이타 신호에서 지연은 하나의 지연 증분에 의해 감소된다. 이 방법으로, j번째 데이타 신호는 I/O 클럭에 맞춘 위상이 될 수 있다.

다시 도 5c를 참조하면, 이것은 더욱 잘 이해된다. 제1 실시 형태로, 단계 510 및 단계 522에서 j번째 데이타 신호는 최종 도달 데이타 신호, 데이타(304)이다. 이어서, 지연 라인과 일치하는 지연의 제1 증분을 추가는 데이타(304)를 시프트하여 에지 t2가 지연된 I/O 클럭(411)의 에지 t1 후에 발생한다. 이어서, 단계 520에서는 데이타 비교가 "아니오" 브랜치를 단계 524에 따르도록 하여 단계 522에서 추가된 하나의 지연 증분을 제거한다. 따라서, 최종 도달 데이타 신호에 대하여 추가되는 지연은 없다. 이것은 데이타 디스큐 단계 04의 바람직한 동작이며, 그 이유는 최종 도달 데이타 신호가 모든 다른 데이타 신호의 디스큐에 대해 기준이 될 수 있기 때문이다.

유사하게, 도 5c는 최초 도달 데이타 신호, 데이타(306)인 데이타 신호에 대한 단계 520 및 단계 522의 동작을 개시하고 있다. 최초 도달 데이타 신호에 대하여, 복수 개의 지연 증분은 에지 t3가 지연된 I/O 클럭(411)의 시간 통과 에지 t1에서 시프트될 때까지, 단계 520 및 단계 522를 통해 반복된 순환에 의해 프로그래머블 지연 라인에 맞추어 추가된다. 이후, 데이타(304)에 대해 전술한 바와 같이, 데이타 비교 단계 520은 "아니오" 브랜치를 단계 524에 따르도록 하여 상기 프로그래머블 지연이 하나의 지연 증분에 의해 감소시키고, 에지 t3는 지연된 I/O 클럭(411)의 에지 t1에 맞추어진다.

j번째 데이타 신호를 디스큐한 후에, 데이타 디스큐 단계 526은 모든 데이타 신호 지연이 프로그램되었는지를 결정한다. 프로그램되지 않은 경우, 디스큐 단계 504는 단계 527에서 다음의 지연 라인에 선행하여, 단계 520으로 복귀한다. 도 5e의 타이밍도에 설명한 바와 같이, 모든 지연 라인이 조정된 후에, 모든 데이타 신호는 지연된 I/O 클럭(411)의 에지 t1으로 정렬되고, 디스큐 단계 504는 단계 500의 단계 06으로 진행한다.

클럭 샘플 포인트 조정 단계 506에서, 지연된 I/O 클럭(411) 에지 t1은 데이타 유효 윈도우의 중심으로 조정될 수 있다. 클럭 에지가 개시를 중심으로 하고 있더라도, 이것은 경로 대기 시간, 노이즈등에 기인하여 수신기에서 스큐될 수 있다. 샘플 포인트 조정 단계 506는 클럭 신호를 디스큐한다. 도 5f의 단계 528은 데이타 비교를 만든다. 초기에, 데이타 디스큐 단계 506 때문에, 데이타 비교 단계 526에서는 "예" 브랜치를 단계 540에 따르도록 하여 지연 라인(410)에서 프로그램된 시간 지연은 단계 530에서 하나의 지연 증분을 증가시킨다. 이후, 클럭 샘플링 포인트 조정 단계 506은 단계 528로 복귀하고, 데이타 비교가 다시 만들어진다. 이후, I/O 클럭 조정 단계 506은 데이타 비교 단계 528에서 데이타 비교 오류가 발생될 때까지, 단계 528 및 530을 통해 루프되며, 최종면이 크로스되는 지연된 I/O 클럭(411)의 지연된 클럭 에지 t1는 도 5g의 데이타 유효 윈도우의 t1를 나타낸다. 이후, 데이타 비교 단계 528은 "아니오" 브랜치를 따르고, 단계 532에서 카운터(440)의 카운트가 저장된다.

이후, I/O 클럭 샘플 조정 단계 506는 데이타 유효 윈도우의 초기면을 결정한다. 지연 라인 410에서 지연은 단계 534에서 하나의 지연 증분에 의해 감소된다. 단계 536에서, 데이타 비교가 만들어진다. 단계 534에서 에지는 데이타 유효 윈도우로 역으로 시프트되기 때문에, 데이타 비교(536)는 "예" 브랜치를 따르고, 지연 라인(410)에서 프로그램된 지연은 시간 지연 증분 만큼 더 감소된다. 클럭 샘플 조정 단계 506은 데이타 비교 단계 536의 데이타 비교가 비교 오류를 신호할 때까지, 이후 단계 536 및 단계 538을 통해 루프된다. 이것은 도 5g에서 지연된 I/O 클럭(411)의 에지 t1이 데이타 유효 윈도우의 초기면, te보다 먼저 도달하는 것을 나타낸다. 이것은 지연된 I/O 클럭(411)의 천이를 나타낸다. 이후, 데이타 비교 단계 536는 "아니오" 브랜치를 따르고, 단계 540에서 카운터(440)의 초기면 카운트가 저장된다.

단계 542에서, 지연된 I/O 클럭(411)의 위상은 데이타 유효 윈도우의 초기면 및 최종면 에지의 평균으로 설정된다. 이것은 도 5g에서, 지연된 I/O 클럭(411) 커브 및 에지의 솔리드 부분과 일치한다. 이후, 지연된 I/O 클럭 샘플 조정 단계 506은 단계 508로 진행하고, 단계 500은 IAP 모드에 존재한다.

전술한 실시 형태에 제시된 방법 및 장치는 다이나믹 웨이브 파이프라인 인터페이스를 나타낸다. 인터페이스에 도달하는 복수 개의 데이타 신호는 서로 디스큐되고, 데이타 신호 사이의 차이, I/O 출력 및 데이타 신호 사이의 경로차 및 데이타 신호 사이의 설계 허용 오차(예컨대, 칩 와이어링, 모듈 와이어링 및 카드 와이어링)를 트래킹하여 보상한다. 결과적으로, 데이타 신호 영역은 범위를 증가시킨다. 인터페이스는 데이타 유효 윈도우의 중심에서 샘플링 포인트가 실질적으로 중심이 되도록 샘플링 클럭을 조정하여, I/O 클럭 및 데이타 사이의 경로 차이, 모듈 와이어링 및 카드 와이어링은 보상될 수 있다.

Claims

인터페이스 장치에 있어서,

복수 개의 지연 장치 -각각의 지연 장치는 대응하는 데이타 신호를 수신하도록 동작하고, 사전 선택가능한 지연 시간을 가지며, 상기 사전 선택된 지연 시간 후에 상기 데이타 신호를 출력함 -와;

상기 복수 개의 장치에 결합되고, 각각의 선택된 지연 시간은 도달 시간에 응답하여 설정되는 각각의 사전 선택가능한 지연 시간을 설정하도록 동작하는 회로를 포함하는 인터페이스 장치.
제1항에 있어서,

상기 데이타 신호 중 첫 신호는 클럭 신호를 포함하는 것인 인터페이스 장치.
제1항 또는 제2항에 있어서,

각각의 사전 선택 가능한 지연 시간을 설정하도록 동작하는 상기 회로는,

상기 데이타 신호의 소정의 서브세트 - 이 서브세트에 연관되는 도달 시간에 응답하여 소정의 제1값의 세트 또는 소정의 제2값 세트를 취함-를 수신하고, 상기 데이타 신호의 서브세트가 상기 소정의 제1값의 세트를 포함한 경우에는 소정의 제1 출력 신호값을 출력하고, 상기 데이타 신호의 서브세트가 소정의 제2값의 세트를 구비한 경우에는 소정의 제2 출력 신호값을 출력하도록 동작하는 데이타 비교 로직과;

상기 제1 소정 출력 신호 및 제2 소정 출력 신호의 세트에 응답하여 상기 사전 선택된 지연 시간을 변경하도록 동작할 수 있는 회로를 포함하는 것인 인터페이스 장치.
제3항에 있어서,

상기 소정의 제1값의 세트는 각각의 값이 서로 동일하고, 상기 소정의 제2값의 세트는 제1 구성 요소와 제2 구성 요소가 상이한 값을 갖는 값의 세트를 구비한 것인 인터페이스 장치.
제3항에 있어서,

상기 사전 선택된 지연 시간을 변경하도록 동작할 수 있는 상기 회로는 상기 제1 출력 신호값 및 제2 출력 신호값에 응답하여 상기 사전 선택된 지연 시간을 변경하도록 동작할 수 있는 상태 머신을 포함하는 것인 인터페이스 장치.
제5항에 있어서,

상기 사전 선택된 지연 시간을 변경하도록 동작할 수 있는 상기 회로는,

상기 상태 머신으로부터 지시 신호를 수신하고, 상기 사전에 선택된 지연 시간을 변경하도록 지연 시간의 증분수 - 미리 정해진 값을 가짐 -를 결정하는 카운터 신호를 출력하도록 동작하는 카운터를 더 포함하는 것인 인터페이스 장치.
제6항에 있어서,

상기 사전 선택된 지연 시간을 변경하도록 동작가능한 상기 회로는,

상기 카운터 신호를 수신하고, 상기 복수 개의 지연 장치 각각에 제어 신호 - 상기 제어 신호는 상기 사전 선택된 지연 시간을 변경하도록 동작함-를 출력하는 지연 제어 회로를 더 포함하는 것인 인터페이스 장치.
제3항에 있어서,

상기 소정의 제1 신호 및 상기 소정의 제2 신호에 응답하여 상기 사전 선택된 지연 시간을 변경하기 위한 상기 회로는,

상기 비교 로직에 결합되는 입력을 가지며, 상기 소정의 제1 신호에 응답하여 설정하고, 상기 소정의 제2 신호에 응답하여 리셋하도록 동작되는 로직 상태를 가지는 저장 장치와;

상기 저장 장치에 결합되고, 소정 카운트의 경과 후에 상기 저장 장치를 리셋하도록 동작하는 카운터와;

상기 저장 장치의 상기 로직 상태를 수신하고, 상기 로직 상태에 응답하여 상기 사전 선택된 지연 시간을 변경하도록 동작하는 회로를 포함하는 것인 인터페이스 장치.
인터페이스의 다이나믹 웨이브-파이프라인 방법에 있어서,

복수 개의 데이타 신호에서 각 데이타 신호의 도달 에지를 상기 복수 개의 데이타 신호의 최종 도달 데이타 신호의 도달 에지와 일치하도록 설정하는 단계를 포함하는 방법.
제9항에 있어서,

클럭 위상을 조정하는 단계를 더 포함하고, 상기 클럭의 소정 천이는 실질적으로 데이타 윈도우를 중심으로 한 것인 방법.
제9항 또는 제10항에 있어서,

상기 복수 개의 데이타 신호의 도달 에지를 설정하는 단계는,

상기 최종 도달 데이타 신호를 결정하는 단계와,

각 도달 에지의 대응 도달 시간에 응답하여 설정되는 사전 선택된 시간 지연에 의해 각각의 데이타 신호를 지연하는 단계를 포함하는 것인 방법.
제11항에 있어서,

상기 최종 데이타 신호를 결정하는 단계는 상기 최종 도달 데이타 신호의 도달 에지에 클럭 신호의 소정 천이를 설정하는 단계를 포함하는 것인 방법.
제12항에 있어서,

상기 최종 도달 데이타 신호의 도달 에지에 클럭 신호의 소정 천이를 설정하는 단계는,

상기 데이타 신호 - 이 데이타 신호의 서브세트는 상기 서브세트에 연관되는 도달 시간에 응답하여 소정의 제1값의 세트 또는 소정의 제2값 세트를 취함-를 비교하고, 상기 데이타 신호의 서브세트가 상기 소정의 제1값의 세트를 포함한 경우에는 소정의 제1 출력 신호값을 출력하고, 상기 데이타 신호의 서브세트가 소정의 제2값의 세트를 구비한 경우에는 소정의 제2 출력 신호값을 출력하는 단계와;

상기 제1 출력 신호값에 응답하여 소정의 지연 시간 증분에 의해 상기 클럭 신호를 지연하는 단계와;

상기 비교 단계 및 지연 단계를 반복하는 단계 - 상기 반복 단계는 상기 제2 출력 신호값에 응답하여 종료됨 -를 포함하는 방법.
제11항에 있어서,

사전 선택된 시간 지연에 의해 각각의 데이타 신호를 지연하는 단계는,

상기 데이타 신호 - 이 데이타 신호의 서브세트는 상기 서브세트에 연관되는 도달 시간에 응답하여 소정의 제1값의 세트 또는 소정의 제2값 세트를 취함-를 비교하고, 상기 데이타 신호의 서브세트가 상기 소정의 제1값의 세트를 포함한 경우에는 소정의 제1 출력 신호값을 출력하고, 상기 데이타 신호의 서브세트가 소정의 제2값의 세트를 구비한 경우에는 소정의 제2 출력 신호값을 출력하는 단계와;

상기 제1 출력 신호값에 응답하여 소정의 지연 시간 증분에 의해 제1 데이타신호를 지연하는 단계와;

상기 비교 단계 및 지연 단계를 반복하는 단계 - 상기 반복 단계는 상기 제2 출력 신호값에 응답하여 종료됨 -와;

하나의 지연 시간 증분에 의하여 상기 제1 데이타 신호의 지연을 감소시키는 단계와;

후속하는 데이타 신호에 대해 비교, 지연, 반복 및 감소시키는 상기 단계를 반복하는 단계 - 상기 반복 단계는 상기 복수 개의 데이타 신호의 최종 데이타 신호에 응답하여 종결됨 -를 포함하는 것인 방법.
제9항에 있어서, 각각의 데이타 신호는 소정 패턴의 데이타값을 갖는 것인 방법.
제10항에 있어서,

상기 클럭 위상을 조정하는 단계는,

상기 데이타 윈도우의 최종면을 결정하는 단계와;

상기 데이타 윈도우의 초기면을 결정하는 단계와;

상기 초기면 및 최종면의 평균에 상기 클럭의 소정 천이를 설정하는 단계를 포함하는 것인 방법.
제16항에 있어서,

상기 최종면을 결정하는 단계는,

상기 데이타 신호 - 이 데이타 신호의 서브세트는 상기 서브세트에 연관되는 도달 시간에 응답하여 소정의 제1값의 세트 또는 소정의 제2값 세트를 취함-를 비교하고, 상기 데이타 신호의 서브세트가 상기 소정의 제1값의 세트를 포함한 경우에는 소정의 제1 출력 신호값을 출력하고, 상기 데이타 신호의 서브세트가 소정의 제2값의 세트를 구비한 경우에는 소정의 제2 출력 신호값을 출력하는 단계와;

상기 제1 출력 신호값에 응답하여 소정의 지연 시간 증분에 의해 상기 클럭 신호를 지연하는 단계와;

상기 비교 단계 및 지연 단계를 반복하는 단계 - 상기 반복 단계는 상기 제2 출력 신호값에 응답하여 종료됨 -와;

상기 제2 출력 신호값에 응답하여 전류 지연 시간을 표시하는 데이타값 -상기 전류 지연을 표시하는 데이타값은 상기 최종면에 일치함 -을 결정하는 단계를 포함하는 것인 방법.
제16항에 있어서,

상기 데이타 신호 - 이 데이타 신호의 서브세트는 상기 서브세트에 연관되는 도달 시간에 응답하여 소정의 제1값의 세트 또는 소정의 제2값 세트를 취함-를 비교하고, 상기 데이타 신호의 서브세트가 상기 소정의 제1값의 세트를 포함한 경우에는 소정의 제1 출력 신호값을 출력하고, 상기 데이타 신호의 서브세트가 소정의 제2값의 세트를 구비한 경우에는 소정의 제2 출력 신호값을 출력하는 단계와;

상기 제1 출력 신호값에 응답하여 소정의 지연 시간 증분에 의해 상기 클럭 신호의 지연 시간을 감소시키는 단계와;

상기 비교 단계 및 감소 단계를 반복하는 단계 - 상기 반복 단계는 상기 제2 출력 신호값에 응답하여 종료됨 -와;

상기 제2 출력 신호값에 응답하여 전류 지연 시간을 표시하는 데이타값 -상기 전류 지연을 표시하는 데이타값은 상기 초기면에 일치함 -을 결정하는 단계를 포함하는 것인 방법.
제17항에 있어서,

상기 전류 지연 시간을 표시하는 상기 데이타값은 카운트를 포함하는 것인 방법.
제18항에 있어서,

상기 전류 지연 시간을 표시하는 상기 데이타값은 카운트를 포함하는 것인 방법.
인터페이스를 구비한 데이타 프로세스 시스템으로서,

중앙 처리 장치(CPU)와,

상기 CPU에 결합되고, 상기 CPU로부터 적어도 하나의 데이타 신호를 수신하도록 동작하는 수신 장치를 포함하고,

데이타 수신 장치를 구비하는 상기 수신 장치는,

청구항 제1항 내지 제8항의 인터페이스 장치를 포함하는 것인 데이타 프로세스 시스템.