PL202169B1 - Sposób dynamicznego przetwarzania potokowego falowego, urządzenie interfejsowe oraz system przetwarzania danych - Google Patents

Abstract

1. Sposób dynamicznego przetwarzania po- tokowego falowego w urz adzeniu interfejsowym majacym wiele urz adze n opózniaj acych i zespó l obwodów elektrycznych do laczonych do tych wielu urz adze n opó zniaj acych, w którym odbie- ra si e przez ka zde z tych urz adze n odpowiedni sygna l danych, przy czym ka zde urz adzenie opó zniaj ace ma wybieralny wst epnie czas opó znienia, i wyprowadza sie sygna l danych po wybranym wst epnie czasie opó znienia, zna- mienny tym, ze ustawia si e przez zespó l ob- wodów elektrycznych (418, 440, 442) ka zdy wybieralny wst epnie czas opó znienia, przy czym ka zdy wybrany wst epnie czas opó znienia ustawia si e w odpowiedzi na czas wejscia od- powiedniego sygna lu danych, a za pomoc a uk ladu logicznego (424) porównywania danych b ed acego elementem zespo lu obwodów elek- trycznych odbiera si e okre slony z góry podzbiór sygna lów danych i wyprowadza si e pierwsz a okre slon a z góry wartosc……………………….. PL PL PL PL

Description

Opis wynalazku

Przedmiotem wynalazku jest sposób dynamicznego przetwarzania potokowego falowego, urządzenie interfejsowe oraz system przetwarzania danych.

W miarę , jak zwię kszał y się wartoś ci szybkoś ci jednostek centralnych, musiał y wzrastać odpowiednio wartości prędkości transferu na magistralach systemu. Transfer danych przez magistralę łączącą elementy systemu przetwarzania danych jest z konieczności ograniczony fizycznym rozdziałem elementów. Sposobem, który opracowano dla transferu danych przez magistralę jest potokowanie falowe, w którym sygnał danych jest wprowadzany na magistralę, zanim poprzednia dana została przechwycona z magistrali przez urządzenie odbierające. Innymi słowy, dane są potokowane w interfejsie magistralowym między elementami w systemie przetwarzania danych w zasadzie „sprzętowo”. Przy realizacji „polokowania”, czyli metody „sprzętowej”, dane są dostarczane w tempie przekraczającym opóźnienia w interfejsie.

W typowym systemie przetwarzania danych, dane mogą być przekazywane z urządzenia ź ródłowego do wielu urządzeń odbierających. Do źródła, czyli urządzenia nadającego, będą dołączone różne urządzenia odbierające, przez interfejsy mające różną długość elektryczną, a zatem różne opóźnienia.

Dodatkowo, w pojedynczym urządzeniu odbierającym wiele sygnałów danych, każdy z sygnałów może mieć inne opóźnienie. Mogą wynikać różnice spowodowane tolerancjami produkcyjnymi, ograniczeniami konstrukcyjnymi, na przykład różnicami długości linii, i zjawiskami uzależnionymi czasowo, jak na przykład jitter uzależniony od danych (zakłócenia międzysymbolowe), jitter zegara, i szumy.

Ponadto oczekuje się, że dane dostarczane są synchronicznie. To znaczy oczekuje się, że dane są dostarczane w wyznaczonym cyklu zegara systemowego. Jeżeli dane są dostarczane wcześniej lub później, niż tego oczekiwano, to mogą wystąpić błędy.

W interfejsie z potokowaniem falowym, analiza taktowania jest bardziej zło ż ona, ponieważ ścieżka szybka i ścieżka wolna są jednakowo ważne. Obszar ważności danych, to znaczy przedział czasu, podczas którego dane mogą być niezawodnie próbkowane skraca się, ponieważ wzrasta różnica czasu między ścieżką szybką i ścieżką wolną sprzęgającą źródło, czyli urządzenie nadające, z jednym lub wieloma urządzeniami odbiorczymi. Jeżeli różnica czasu między ścieżką szybką a ścieżką wolną osiąga wartość porównywalną z okresem zegara magistrali, może nastąpić utrata synchronizmu. Ponadto opóźnienie względne zegara może dalej zmniejszać obszar ważności danych. W miarę wzrostu szybkości interfejsu coraz mniejsze są dopuszczalne zmiany taktowania między ścieżkami szybkimi i wolnymi, i coraz ostrzejsze są wymagania dotyczące różnic w taktowaniu zegara. Jednakowoż kontrola opóźnień wzajemnych i zmian taktowania może być ograniczana względami fizycznymi wynikającymi ze struktury systemu przetwarzania danych. Zatem występuje zapotrzebowanie na opracowanie sposobów i urządzeń do kompensacji opóźnień względnych danych po stronie końcowego urządzenia odbiorczego interfejsu, i zwiększenia czasu, w którym możliwe jest niezawodne próbkowanie danych.

W patencie USA nr 5.229.668 wymieniono „sygnał danych, który może być próbkowany z dużą szybkością z wykorzystaniem pewnego sygnału zegarowego przez przepuszczanie sygnału danych i sygnału zegarowego przez szereg elementów opóźniających dane i zegar, i zatrzaskowe zapisywanie odpowiednich opóźnionych sygnałów danych i zegara. Szybkość próbkowania jest wtedy sterowana przez opóźnienie względne między sygnałami zegara i danych, które może być względnie małe i moż e być ograniczone tylko szumem i przypadkowymi róż nicami produkcyjnymi. W ten sposób moż na osiągnąć dużą szybkość próbkowania”.

W dokumencie „Inserting Active Delay Elements to Achieve Wave Pipelining” (Wprowadzanie aktywnych elementów opóźniających w celu osiągnięcia potokowania falowego) aut. Wong i in. wymieniono algorytmy automatycznej korekcji opóźnień przez wstawianie pewnej minimalnej liczby aktywnych elementów opóźniających w celu wydłużenia krótkich ścieżek.

Celem niniejszego wynalazku jest opracowanie sposobu pozwalającego przezwyciężyć wymienione powyżej wady.

Według wynalazku sposób dynamicznego przetwarzania potokowego falowego w urządzeniu interfejsowym mającym wiele urządzeń opóźniających i zespół obwodów elektrycznych dołączonych do wielu urządzeń opóźniających, w którym odbiera się przez każde z tych urządzeń odpowiedni sygnał danych, przy czym każde urządzenie opóźniające ma wstępnie wybieralny czas opóźnienia, po którym wyprowadza się sygnał danych, polega na tym, że ustawia się przez zespół obwodów elektrycznych

PL 202 169 B1 każdy wybieralny wstępnie czas opóźnienia. Każdy taki wybrany wstępnie czas opóźnienia ustawia się w odpowiedzi na czas wejścia odpowiedniego sygnału danych. Z kolei za pomocą układu logicznego porównywania danych należącego do zespołu obwodów elektrycznych odbiera się określony z góry podzbiór wspomnianych sygnałów danych i wyprowadza się pierwszą określoną z góry wartość sygnału wyjściowego, gdy podzbiór sygnałów danych zawiera pierwszy określony z góry zbiór wartości. Następnie wyprowadza się drugą określoną z góry wartość sygnału wyjściowego, gdy podzbiór sygnałów danych zawiera drugi określony z góry zbiór wartości. Jako podzbiór sygnałów danych stosuje się jeden spośród pierwszego lub drugiego określonego z góry zbioru wartości w odpowiedzi na związane z nimi czasy wejścia. A na koniec, za pomocą zespołu obwodów elektrycznych modyfikuje się wybrane wstępnie czasy opóźnienia w odpowiedzi na pierwszą i drugą określoną z góry wartość sygnału wyjściowego.

Korzystnie w sposobie dynamicznego przetwarzania potokowego falowego, jako pierwszy spośród sygnałów danych stosuje się sygnał zegarowy.

Korzystnie w sposobie dynamicznego przetwarzania potokowego falowego jako pierwszy określony z góry zbiór wartości stosuje się zbiór wartości, w którym wszystkie wartości są jednakowe, a jako drugi okreś lony z góry zbiór wartoś ci stosuje się zbiór wartoś ci, w którym pierwszy element i drugi element mają róż ne wartoś ci.

Korzystnie w sposobie dynamicznego przetwarzania potokowego falowego modyfikuje się wybieralne wstępnie czasy opóźnienia w odpowiedzi na pierwszą i drugą wartość sygnału wyjściowego za pomocą maszyny stanów należącej do zespołu obwodów elektrycznych.

Korzystnie w sposobie dynamicznego przetwarzania potokowego falowego za pomocą licznika należącego do zespołu obwodów elektrycznych odbiera się sygnał kierunku z maszyny stanu. Następnie za pomocą tego licznika wyprowadza się sygnał zliczania do określania liczby przyrostów czasu opóźnienia, mającą określoną z góry wartość, dla modyfikacji wybranych wstępnie czasów opóźnienia.

Korzystnie w sposobie dynamicznego przetwarzania potokowego falowego za pomocą układu sterowania opóźnieniem należącego do zespołu obwodów elektrycznych odbiera się sygnał zliczania i wyprowadza się sygnał sterujący, służący do modyfikowania wybranych wstępnie czasów opóźnienia, do każdego z wielu przyrządów opóźniających.

Korzystnie w sposobie dynamicznego przetwarzania potokowego falowego przy użyciu zespołu obwodów elektrycznych do modyfikowania wybranych wstępnie czasów opóźnienia w odpowiedzi na pierwszy i drugi określony z góry sygnał między innymi ustawia się lub zeruje się stan logiczny urządzenia pamięciowego. Urządzenie pamięciowe ma wejście połączone z układem logicznym porównywania danych. Stan logiczny urządzenia pamięciowego ustawia się w odpowiedzi na pierwszy określony z góry sygnał, a zeruje się w odpowiedzi na drugi określony z góry sygnał. Za pomocą licznika dołączonego do urządzenia pamięciowego zeruje się urządzenie pamięciowe po osiągnięciu określonego z góry zliczania. A za pomocą zespołu obwodów elektrycznych odbiera się sygnał stanu logicznego urządzenia pamięciowego i modyfikuje się wybrane wstępnie czasy opóźnienia w odpowiedzi na ten stan logiczny.

Przedmiotem wynalazku jest też urządzenie interfejsowe zawierające między innymi wiele urządzeń opóźniających, z których każde jest zdolne operacyjnie do odbioru oraz wyprowadzania odpowiedniego sygnału danych po tym wybranym wstępnie czasie opóźnienia. Dodatkowo urządzenie interfejsowe zawiera zespół obwodów elektrycznych połączony z wieloma urządzeniami opóźniającymi do ustawiania każdego wybieralnego wstępnie czasu opóźnienia, ustawianego w odpowiedzi na czas wejścia odpowiedniego sygnału danych. Dodatkowo zespół obwodów elektrycznych do ustawiania każdego wybieralnego wstępnie czasu opóźnienia zawiera układ logiczny porównywania danych zdolny do odbioru, określonego z góry, podzbioru sygnałów danych, gdy podzbiór sygnałów danych zawiera pierwszy określony z góry zbiór wartości. A także wyprowadzania pierwszej, określonej z góry, wartoś ci sygnał u wyjś ciowego, gdy podzbiór sygnał ów danych zawiera drugi okreś lony z góry zbiór wartości. Przy czym podzbiór sygnałów danych stanowi jeden spośród pierwszego lub drugiego określonego z góry zbioru wartości w odpowiedzi na związane z nimi czasy wejścia. Zespół układów elektronicznych do ustawiania każdego wybieralnego wstępnie czasu opóźnienia dodatkowo zawiera zespół obwodów elektrycznych do modyfikowania wybranych wstępnie czasów opóźnienia w odpowiedzi na pierwszą i drugą określoną z góry wartość sygnału wyjściowego.

Korzystnie w urządzeniu interfejsowym pierwszy z sygnałów danych stanowi sygnał zegarowy.

PL 202 169 B1

Korzystnie w urządzeniu interfejsowym pierwszy określony z góry zbiór wartości stanowi zbiór wartości, w którym wszystkie wartości są jednakowe, a drugi określony z góry zbiór wartości stanowi zbiór wartości, w którym pierwszy element i drugi element mają różne wartości.

Korzystnie zespół obwodów elektrycznych do modyfikowania wybranych wstępnie czasów opóźnienia zawiera maszynę stanów do modyfikowania wybranych wstępnie czasów opóźnienia w odpowiedzi na pierwszą i drugą wartość sygnał u wyjś ciowego.

Korzystnie zespół obwodów elektrycznych do modyfikowania wybranych wstępnie czasów opóźnienia zawiera licznik zdolny do odbioru sygnału kierunku z maszyny stanu. Licznik ten służy do wyprowadzania sygnału zliczania służącego do określania liczby przyrostów czasu, mających określoną z góry wartość opóźnienia, dla modyfikacji wybranych wstępnie czasów opóźnienia.

Korzystnie zespół obwodów elektrycznych do modyfikowania wybranych wstępnie czasów opóźnienia zawiera zespół obwodów elektrycznych sterowania opóźnieniem służący do odbioru sygnału zliczania i wyprowadzania sygnału sterującego do każdego z wielu urządzeń opóźniających. Przy czym sygnał sterujący jest zdolny do modyfikowania wybranych wstępnie czasów opóźnienia.

Korzystnie zespół obwodów elektrycznych do modyfikowania wybranych wstępnie czasów opóźnienia w odpowiedzi na określony z góry pierwszy i drugi sygnał zawiera urządzenie pamięciowe, licznik oraz zespół układów elektrycznych. Urządzenie pamięciowe ma wejście połączone z układem logicznego porównywania. Stan logiczny urządzenia pamięciowego służy do ustawiania w odpowiedzi na pierwszy określony z góry sygnał i do zerowania w odpowiedzi na drugi określony z góry sygnał. Licznik połączony z urządzeniem pamięciowym służy do zerowania urządzenia pamięciowego po osiągnięciu określonego z góry zliczania. Zespół obwodów elektrycznych służy do odbioru sygnału stanu logicznego urządzenia pamięciowego i do modyfikowania wybranych wstępnie czasów opóźnienia w odpowiedzi na stan logiczny.

Przedmiotem wynalazku jest również system przetwarzania danych, zawierający urządzenie interfejsowe oraz jednostkę centralną CPU, a także urządzenie odbiorcze połączone ze wspomnianą jednostką centralną CPU do odbierania co najmniej jednego sygnału danych od wspomnianej jednostki centralnej CPU. Wspomniane urządzenie odbiorcze zawiera jednostkę odbioru danych posiadającą wiele urządzeń opóźniających, przy czym każde z tych urządzeń jest odpowiedzialne za odbieranie odpowiednich sygnałów danych. Każde urządzenie opóźniające ma wybieralny wcześniej czas opóźnienia i wyprowadza na wyjście wspomniane sygnały danych po wspomnianym wcześniej wybieranym czasie opóźnienia. Dodatkowo według niniejszego wynalazku urządzenie odbiorcze zawiera zespół obwodów elektrycznych połączonych ze wspomnianymi wieloma urządzeniami opóźniającymi służące do ustawiania każdego, dającego się wcześniej wybrać, czasu opóźnienia. Każdy wcześniej wybieralny czas opóźnienia jest ustawiany w odpowiedzi na czas nadejścia wspomnianego odpowiedniego sygnału danych. Wspomniany zespół obwodów elektrycznych do ustawiania każdego, dającego się wcześniej wybrać czasu opóźnienia zawiera układ logiczny porównywania danych i zespół obwodów elektrycznych. Układ logiczny porównywania służy do odbierania wcześniej ustalonego podzbioru wspomnianych sygnałów danych i wyprowadzania na wyjście pierwszej wcześniej ustalonej wartości sygnału wyjściowego, gdy wspomniany podzbiór sygnałów danych zawiera pierwszy wcześniej ustalony zestaw wartości. A także wyprowadzania na wyjście drugiej wcześniej ustalonej wartości sygnału wyjściowego, gdy wspomniany podzbiór sygnałów danych posiada drugi wcześniej ustalony zbiór wartości. Wspomniany podzbiór sygnałów danych przyjmuje jeden ze wspomnianych pierwszych i drugich wcześ niej ustalonych zbiorów warto ś ci w odpowiedzi na wspomniane skojarzone czasy nadejścia. Zespół obwodów elektrycznych służy do modyfikowania wspomnianych wcześniej wybranych czasów opóźnienia w odpowiedzi na wartości wspomnianych pierwszego i drugiego wcześniej ustalonego sygnału wyjściowego.

Powyżej zarysowano dość szeroko cechy charakterystyczne i zalety techniczne niniejszego wynalazku, w celu zapewnienia lepszej zrozumiałości zamieszczonego poniżej opisu szczegółowego. Poniżej opisano cechy charakterystyczne i zalety wynalazku stanowiące przedmiot zastrzeżeń dotyczących wynalazku.

Dla pełniejszej zrozumiałości niniejszego wynalazku i jego zalet zamieszczono poniższy opis związany z załączonymi rysunkami, na których:

Fig. 1 przedstawia system przetwarzania danych, w postaci schematu blokowego, według jednej z odmian wykonania niniejszego wynalazku;

Fig. 2 przedstawia odmianę wykonania dynamicznego potokowego interfejsu falowego, w postaci schematu blokowego, według niniejszego wynalazku;

PL 202 169 B1

Fig. 3 przedstawia, w uproszczeniu, wykres taktowania na wejściu interfejsu z fig. 2;

Fig. 4 przedstawia w postaci schematu ideowego, blok odbiorczy danych według jednej z odmian wykonania niniejszego wynalazku;

Fig. 5A przedstawia, w postaci sieci działań, sposób postępowania według jednej z odmian wykonania niniejszego wynalazku;

Fig. 5B przedstawia, w postaci sieci działań, sposób regulacji zegara według jednej z odmian wykonania niniejszego wynalazku;

Fig. 5C przedstawia schematycznie wykres czasowy taktowania, odpowiadający sposobowi według fig. 5B;

Fig. 5D przedstawia, w postaci sieci działań, sposób eliminacji opóźnień względnych według jednej z odmian wykonania niniejszego wynalazku;

Fig. 5E przedstawia w uproszczeniu wykres taktowania odpowiadający sposobowi z fig. 5D;

Fig. 5F przedstawia, w postaci sieci działań, sposób regulacji fazy zegara według jednej z odmian wykonania niniejszego wynalazku; a

Fig. 5G przedstawia wykres taktowania odpowiadający sposobowi z fig. 5F.

Przedmiotem niniejszego wynalazku jest mechanizm potokowania falowego, który stanowi implementację łagodzenia zmian taktowania danych i fluktuacji fazy (jittera) zegara. W procedurze inicjalizacyjnej rozmiar obszaru ważności danych można zwiększyć za pomocą odpowiedniej redukcji wrażliwości interfejsu na zmiany taktowania miedzy układami włączonymi do magistrali. Zmiany taktowania między sygnałami danych pewnego zbioru wprowadzanymi do urządzenia odbiorczego usuwa się przez wyznaczenie najwcześniej i najpóźniej przybyłego sygnału danych, i opóźnienie najwcześniej przybyłego sygnału danych o wybraną wartość, określoną przez różnicę czasu przybycia najwcześniejszego i najpóźniejszego z przybyłych sygnałów danych. Dodatkowo usuwa się opóźnienia względne w urządzeniu nadawczym, tak aby otrzymany w nim zegar przerzutników bistabilnych znajdował się w zasadzie na środku okna danych.

W poniższym opisie przedstawiono liczne konkretne szczegóły, jak na przykład częstotliwości zegara magistrali, krawędzie zegarowe, itp., dla zapewnienia szczegółowej zrozumiałości niniejszego wynalazku. Jednakowoż dla specjalisty powinno być oczywiste, że niniejszy wynalazek może być stosowany bez takich konkretnych szczegółów. W innych przypadkach znane układy przedstawiono w postaci blokowej, aby nie zaciemniać opisu niniejszego wynalazku niepotrzebnymi szczegółami.

Na fig. 1-5G elementy przedstawiono nie zawsze w odpowiedniej skali, i takie same lub podobne elementy w kilku widokach oznaczono takimi samymi odnośnikami liczbowymi.

Reprezentatywne środowisko sprzętowe w przypadku realizacji niniejszego wynalazku przedstawiono na fig. 1, która przedstawia typową konfigurację sprzętową procesora danych 113 który według niniejszego wynalazku zawiera jednostkę centralną (CPU) 110, na przykład konwencjonalny mikroprocesor, i pewną liczbę innych jednostek połączonych wzajemnie za pośrednictwem magistrali systemowej 112. Procesor 113 danych zawiera pamięć o dostępie swobodnym (RAM) 114, pamięć stałą (ROM) 116, oraz adapter wejściowy/wyjściowy (I/O) 118 do łączenia urządzeń peryferyjnych, takich jak bloki dyskowe 120 i napędy taśmowe 140 z magistralą 112, adapter 122 interfejsu użytkownika do łączenia klawiatury 124, myszy komputerowej 126 i/lub innych urządzeń interfejsowych użytkownika, jak na przykład ekranu dotykowego (nie przedstawiony) z magistralą 112, adapterem komunikacyjnym 134 do łączenia stanowiska roboczego 113 z siecią przetwarzania danych, i adapter 136 wyświetlania, do łączenia magistrali 112 z urządzeniem wyświetlającym 138. Jednostka centralna CPU 110 może zawierać inne obwody, niż przedstawione w niniejszym opisie, w skład których mogą wchodzić układy znajdujące się zwykle w mikroprocesorze, na przykład jednostka wykonawcza, jednostka interfejsu magistralowego, jednostka arytmetyczno - logiczna, itp. Jednostka CPU 110 może również rezydować w jednym układzie scalonym.

Na fig. 2 przedstawiono potokowy interfejs falowy 200 według niniejszego wynalazku. Interfejs 200 jest włączony do każdego z układów scalonych 202 i 204, które przekazują dane między sobą za pośrednictwem odpowiedniego interfejsu 200. W jednej z odmian wykonania niniejszego wynalazku, układy scalone 202 i 204 mogą odpowiadać układom CPU 110 i RAM 114 w procesorze 113 danych. Dane są przekazywane między układami 202 i 204 z szybkością wyznaczoną przez zegar magistrali, na przykład zegary 206 i 208 magistrali. Zegary 206 i 208 magistrali mają nominalnie tę samą częstotliwość, i wyprowadzane są z zegara odniesienia 210 podawanego do układu PLL, 212 w każdym z układów scalonych 202 i 204. W jednej z odmian wykonania niniejszego wynalazku zegarem odniesienia 210 może być zegar systemowy. Każdy z układów PLL 212 generuje zegar lokalny, zegar lokalny 214

PL 202 169 B1 w ukł adzie scalonym 202 i zegar lokalny 216 w ukł adzie 204, które są zsynchronizowane fazowo z zegarem odniesienia 210, i mogą mieć całkowitą liczbę M razy większy okres, niż okres zegara odniesienia 210. Zegar lokalny jest buforowany przez układ sterujący 218 generując sygnał zegara magistralowego 206 wyprowadzany z układu 202. Podobnie, zegar lokalny 216 jest buforowany układem sterującym 220 stanowiąc zegar 208 magistrali wyprowadzany z układu scalonego 204.

Zegar magistrali jest z układu wysyłany wraz z sygnałami danych. Dane 222 z układu scalonego 202 są zapisywane w przerzutnikach bistabilnych na wybranej krawędzi zegara lokalnego 214. Dane te są odbierane za pośrednictwem multipleksera (MUX) 228. Multiplekser MUX 228 otrzymuje również wyznaczony wzorzec synchronizacyjny w inicjalizacyjnej procedurze synchronizacyjnej (IAP - initialisation alignment procedure). Opisano ją dodatkowo poniż ej.

Dane 222 są buforowane przez odbiornik (RX) 230 i podawane są do bloku 232 odbioru danych. Dane z układu scalonego 204, wysyłane do układu 202, wraz z zegarem 208 magistrali, są odbierane, podobnie, przez interfejs 200 w układzie scalonym 202, i powinno być oczywiste, że zamieszczony poniżej opis jednostki 232 do odbioru danych, ma zastosowanie równie dobrze do odbierania danych przez układ scalony 202 od układu scalonego 204.

Na fig. 3, przedstawiono schematycznie wykres taktowania dla danych 222 dochodzących na wejście układu 204. Jakkolwiek taktowanie opisywane jest w odniesieniu do danych 222, to interfejs jest dwukierunkowy, i należy rozumieć, że podobny wykres mógłby się odnosić do danych transmitowanych z układu 204 do układu 202. Pierwszy sygnał danych, danej 302, dochodzi po nominalnym opóźnieniu wynikającym ze skończonego czasu transmisji na ścieżce między układami 202. Daną 302 przedstawiono na fig. 3 jako dochodzącą w czasie podstawowym, T0. Drugi sygnał, danej 304, ma opóźnienie, które jest większe, niż opóźnienie sygnału 302 danej, i jest opóźniony względem czasu podstawowego o wartość Ts, która może być uznana za maksymalne opóźnienie wśród sygnałów ze zbioru opóźnionych sygnałów danych na magistrali 222 danych. Podobnie, trzeci sygnał danych, dana 306, ma opóźnienie mniejsze, niż nominalne, i przybywa wcześniej, niż dana 302. Daną 306 przedstawiono jako mającą czas przybycia poprzedzający podstawowy, T0 o wartość Tf. Dla celów opisu działania poniższego bloku 232 odbioru danych, przyjęto że Tf reprezentuje najwcześniejszy czas przybycia spośród zbioru sygnałów danych na magistrali 222 danych. Różnica czasu przybycia danych na magistrali 222 danych poniżej nazywa się względnym opóźnieniem danych. Względne opóźnienie danych może pochodzić z kilku źródeł, włącznie z tolerancjami produkcyjnymi, ograniczeniami konstrukcyjnymi, jak na przykład różnicami długości linii, i zjawiskami związanymi z czasem, na przykład fluktuacjami fazy uwarunkowanymi przez dane (zakłóceniami międzysymbolowymi), fluktuacjami zegara i szumem (na fig. 3, wartości podstawowe przedstawiono w odniesieniu do środków procesów przejściowych, dla ułatwienia przedstawienia na schematycznych wykresach taktowania. Dla technika jest zrozumiałe, że ważne przejścia mogą być wyrażane również za pomocą innych wartości procentowych względem wartości stanu ustalonego).

Dana jest zapisywana tymczasowo w urządzeniu odbiorczym, na przykład układzie scalonym 204, na pewnej krawędzi zegara I/O 236. Przy niewystępowaniu opóźnienia względnego, dane mogą być wychwytywane w oknie ważności danych o szerokości okresu zegara I/O 236. Opóźnienie względne danych redukuje szerokość okna ważności danych, TW o sumę Tf i Ts.

W celu odtworzenia szerokości okna waż ności danych, interfejs 200 według niniejszego wynalazku wprowadza zbiór sygnałów do bloku odbiorczego 232 danych, przedstawionego na fig. 4. Dane są przez odbiornik 230 buforowane i doprowadzane do linii o programowanym opóźnieniu, jednej z linii 406 do 408. Linie 406 do 408 o programowanym opóź nieniu są programowane wstępnie na wartość opóźnienia w odpowiednim sygnale danych wprowadzonym do linii opóźniającej. Linia opóźniająca odbierająca ostatni z nadchodzących sygnałów danych, odpowiadający danej 304 na fig. 3, jest zaprogramowana na opóźnienie zerowe. (Jest zrozumiałe, że każdy układ ma pewien minimalny czas propagacji. Zerowe opóźnienie poniżej jest rozumiane jako odnoszące się do takiego minimalnego czasu propagacji). Zatem, jeżeli na przykład na fig. 4 dana 402 odpowiada danej 304 z fig. 3, to linia opóźniająca 408 jest zaprogramowana na zerowe opóźnienie. Linie opóźniające odbierające inne sygnały danych są zaprogramowane na zwiększanie wartości opóźnienia, przy czym linia opóźniająca otrzymująca sygnał danych, który nadchodzi najwcześniej, na fig. 3 odpowiadający danej 306, jest programowana na opóźnienie największe. Zatem, jeżeli na przykład, na fig. 4, dana 404 odpowiada najwcześniej nadchodzącemu sygnałowi danych, to linia opóźniająca 408 jest programowana na największą wartość opóźnienia. Dzięki temu wszystkie sygnały danych wchodzące do układu scalonego 204, danych 402 do 404 są pozbawiane opóźnienia względnego z wyrównaniem do ostatniego nadchodzącego

PL 202 169 B1 sygnału danych. Jakkolwiek odmiana wykonania niniejszego wynalazku została przedstawiona na fig. 4 i opisana w połączeniu z poszczególnymi sygnałami danych, to jest oczywiste, ż e zasady niniejszego wynalazku można stosować w odniesieniu do grup sygnałów danych, na przykład bajtu danych, lub innych tego rodzaju zgrupowań sygnałów danych. Taka alternatywna odmiana wykonania mieści się w zakresie niniejszego wynalazku.

Linie opóźniające 406 do 408 są programowane tak, aby miały swoje preselekcyjnie wybierane wartości opóźnienia, za pośrednictwem inicjalizacyjnej procedury korekcyjnej (IAP - initialisation alignment procedure). Procedura IAP może być wykonywana przy włączeniu lub kasowaniu systemu 100 przetwarzania danych włącznie z interfejsem 200 dynamicznego potokowania falowego. W jednej z odmian wykonania niniejszego wynalazku, procedura IAP moż e być sterowana sygnał em z jednostki CPU 110 na fig. 1. W procedurze IAP, przez magistralę 222 danych wysyłany jest ustalony wstępnie wzór synchronizacyjny („sync”), przy zapewnieniu procedurze IAP wyboru trybu 240, w wyniku czego multiplekser MUX 228 generuje na wyjściu wyznaczony wstępnie wzór synchronizacyjny. Wzór synchronizacyjny zostaje nadany na wszystkich sygnałach danych stanowiących magistralę 222 danych.

Wzór synchronizacyjny jest przechwytywany do przerzutników bistabilnych 412 do 414, które otrzymują przebiegi wyjściowe linii opóźniających 406 do 408. Dane wprowadzane do przerzutników bistabilnych 412 do 414 są zapisywane tymczasowo na krawędzi zegara I/O 236, który jest otrzymywany za pośrednictwem bufora 234 z zegara 206 na magistrali. Zegar I/O 236 jest opóźniany w linii opóźniającej 410 w jednostce 232 odbioru danych. Opóźniony zegar I/O jest wzmacniany prądowo w buforze 416 i podawany do przerzutników bistabilnych 412 do 414.

Sterowanie linii opóźniającej 410, jak również linii opóźniających 406 do 408 odbywa się przez maszynę 418 stanu. Podczas wykonywania procedury IAP maszyna 418 stanu koryguje programowane opóźnienia w każdej linii opóźniającej 406 do 408 i 410 w odpowiedzi na przechwytywanie wzoru synchronizacyjnego w przerzutnikach bistabilnych 412 do 414.

Sygnały wyjściowe 420 - 422 są dołączone do odpowiednich wejść logicznych układów 424 komparacji danych. Odpowiedni wzorzec synchronizacyjny umożliwia jednoznaczne rozróżnienie przechwytywania danych synchronicznych przy nieobecności jakiegokolwiek opóźnienia względnego danych. Jeden z takich wzorców stanowi sekwencja wartości danych „100010001000”. Ta sekwencja jest okresowa o okresie czterech okresów zegara I/O, i jest wykorzystywana w połączeniu z pewnym elastycznym interfejsem, wykazującym elastyczność w zakresie czterech okresów zegara. Taki elastyczny interfejs jest przedmiotem, pozostającego w załatwianiu równocześnie z niniejszym zgłoszeniem, zgłoszenia tego samego właściciela pod tytułem „An Elastic Interface Apparatus and Method Therefor” (urządzenie i sposób z interfejsem elastycznym jego wykorzystania), który włącza się przez przywołanie w całości do niniejszego opisu. Możliwe jest implementowanie również innych wzorów synchronizacyjnych, przy założeniu że każdy taki wzór synchronizacyjny umożliwia jednoznaczne rozróżnienie przy wychwytywaniu danych synchronicznych. Na przykład, może być implementowany wzór synchronizacyjny komplementarny w stosunku do przedstawionej powyżej sekwencji danych. Poniżej opisano wybór opóźnień w liniach opóźniających 406 do 408 i 410 w połączeniu z działaniem maszyny 418 stanu.

Na fig. 5A przedstawiono metodę 500 dobierania opóźnień za pośrednictwem maszyny 418 stanu. W kroku 502 odbywa się regulacja zegara I/O do ostatniego dochodzącego sygnału, przez wybranie odpowiedniego opóźnienia linii opóźniającej 410. Krok 502 dodatkowo omówiono poniżej w zwią zku z fig. 5B i 5C. Sygna ł y danych są pozbawiane opóź nienia wzglę dnego w kroku 504, który opisano dodatkowo poniżej w odniesieniu do fig. 5D i 5E. W kroku 508 korygowany jest punkt próbkowania zegara I/O. Krok 508 poniżej opisano w nawiązaniu do fig. 5F i 5G.

Na fig. 5B przestawiono siec działań kroku 502 opóźniania zegara I/O. W kroku 512 następuje zainicjowanie procedury IAP z załadowaniem wzoru synchronizacyjnego, w sposób opisany poprzednio. W kroku 514 maszyna 418 stanów, na fig. 4, analizuje wzór synchronizacyjny zapisany tymczasowo w przerzutnikach bistabilnych 412 do 414, odpowiadają cych temu samemu sygnałowi danych, który w przypadku przykł adowego wzoru synchronizacyjnego opisanego powyż ej stanowi wartość „1”, Maszyna 418 stanu przez sprawdzenie, czy wyjście 426 przerzutnika 428 typu S-R jest wyzerowane, sprawdza, czy zapisany tymczasowo został ten sam sygnał danych. Wyjście 426 przerzutnika 428 S-R jest sprawdzane przez układy 424 do komparacji danych, które wykrywają niezgodności i zapewniają wygenerowanie w odpowiedzi na nie sygnału wyjściowego 430. W odpowiedzi na ten sam sygnał danych pojawiający się na każdym z wejść 421 do 423 układu 424 komparacji danych sygnał 430 jest negowany, w wyniku czego przerzutnik S-R jest sprowadzany do stanu wyjściowego. Układ 424 komparacji

PL 202 169 B1 danych jest bramkowany opóźnionym zegarem I/O 411, wskutek czego na wyjściu 430 układu 424 komparacji danych zostaje zestawiony sygnał wyjściowy w odpowiedzi na tymczasowe zapisanie danych w przerzutnikach bistabilnych 412 do 414. Przykładowa odmiana wykonania układu 424 komparacji danych, odpowiadająca implementacji w logice dodatniej może stanowić układ logicznego NAND sygnałów na wejściach 421 do 423 i bramki wyprowadzonej z opóźnionego zegara 411. W rozwiązaniu alternatywnym, odpowiadającym implementacji w logice ujemnej, można stosować układ logicznego OR wejść 421 do 423 i bramki wyprowadzonej z negacji opóźnionego zegara 411. Taka odmiana wykonania odpowiada omówionemu powyżej komplementarnemu wzorcowi synchronizacyjnemu.

Fluktuacje statystyczne ustawienia opóźnień w liniach opóźniających 406 do 408 i 410 można zmniejszyć przez próbkowanie wzorca synchronizacyjnego w ciągu wielu cykli opóźnionego zegara I/O 411. Opóźniony zegar I/O 411 zwiększa przyrostowo stan licznika 432. Licznik 432 generuje sygnał wyjściowy 434 po zadanej liczbie < K, opóźnionych cykli 411 zegara I/O, a następnie licznik 432 przechodzi przez stan maksymalny. Sygnał wyjściowy 434 licznika 432 doprowadzony jest do wejścia kasującego 436 przerzutnika S-R 428, powodując skasowanie sygnału wyjściowego 426. Wtedy może nastąpić wykonanie kolejnej sekwencji detekcji wzorca synchronizacyjnego/błędzie komparacji. Jeżeli zostaje wykryta jakakolwiek niezgodność, to następuje przejście przerzutnika S-R 428 w stan ustawienia.

Na fig. 5B, jeżeli podczas okresu próbkowania, wyznaczonego wartością liczby całkowitej K, wszystkie wejścia 421 do 423 układu 424 porównania danych mają ten sam sygnał danych, to w kroku 514 następuje przejście ścieżką „Tak”, i sposób przechodzi do kroku 504. W tym przypadku, przy jeszcze nie ustawionych opóźnieniach w liniach opóźniających 406 do 408, reprezentatywne jest taktowanie, które przedstawiono schematycznie na fig. 5C. Zegar I/O 236 został opóźniony przez linię opóźniającą 410 o pewną wartość, Td, przy czym krawędź t1 znajduje się wewnątrz okna ważności danych reprezentowanego przez okres czasu, Tw.

Na początku, czas opóźnienia, Td, może być zerowy, przy czym krawędź t0 znajduje się na zewnątrz okna ważności danych, a krawędź T0 zapisuje wartość „1” w jednym z przerzutników 412 do 414 otrzymujących daną 306, i wartość „0” do przerzutników otrzymujących dane 302 i 304. Występuje przy tym niezgodność. Wtedy podany zostaje przebieg wyjściowy 430 układu 424 komparacji danych i na wyjściu 426 przerzutnika S-R 428 ustawiony zostaje ustawiony stan wysoki. W wyniku tego, maszyna 418 stanu zwiększa opóźnienie linii opóźniającej 410.

Opóźnienie jest zwiększane przez maszyną 418 stanów wysyłającą sygnał „W górę” jako kierunek 438 zliczania do licznika dwukierunkowego 440. Licznik 440 zwiększa przyrostowo swój stan w odpowiedzi na doprowadzony do licznika 432 stan wyjścia 434, kiedy licznik 432 osi ą ga koniec stanu zliczanego wyznaczoną wartością stałej, K. Liczba zawarta w dwukierunkowym liczniku 440 jest podawana do sterowania 442 opóźnieniem. Sterowanie 442 opóźnieniem dekoduje tę liczbę i podaje odpowiedni sygnał sterujący 444 do linii opóźniającej 410, w wyniku czego linia opóźniająca 410 zwiększa swoje opóźnienie czasowe, Td o wyznaczony z góry przyrost czasu (Programowana linia opóźniająca 410, która mogłaby być wykorzystywana według niniejszego wynalazku jest przedmiotem zgłoszenia będącego równocześnie w toku załatwiania, należącego do tego samego właściciela, co niniejsze, pod tytułem „Programmable Delay Locked Loop” (Pętla synchronizacji z programowanym opóźnieniem), które włącza się do niniejszego wynalazku). Z kroku 502 opóźniania I/O następuje powrót do kroku 514.

Jeżeli w kroku 514 zwiększana przyrostowo wartość Td jest dostateczna do umieszczenia krawędzi t1 w oknie ważności danej, to następnie krok 524 kieruje proces w sposób opisany powyżej do gałęzi „Tak”. W przeciwnym przypadku, opóźnienie w linii opóźniającej 410 jest w kroku 516 ponownie zwiększane przyrostowo, i krok 502 opóźniania zegara I/O tworzy zapętlenie przez kroki 514 i 516, aż do momentu, kiedy t1 znajdzie się wewnątrz okna ważności danych. Maszyna 418 stanu następnie przechodzi do kroku 504, we którym odbywa się pozbawianie danych opóźnienia względnego.

Krok 504 pozbawiania danych opóźnienia względnego opisano szczegółowo na fig. 5D. W kroku 504, programowany jest zbiór linii opóźniających 406 do 408. W kroku 518 odbywa się wybór, do programowania, pierwszej linii opóźniającej odpowiadającej pierwszemu sygnałowi danych (może się to odbywać przez pewien indeks, j, inicjalizowany na pierwszą wartość, która może być zerowa). W kroku 520 dokonuje się komparacji danych. Komparacja danych w kroku 520 dokonywana jest dokładnie w taki sam sposób, jak komparacja danych w kroku 14, na fig. 5B, a zatem nie jest w niniejszym ponownie opisywana szczegółowo.

PL 202 169 B1

Jeżeli wszystkie dane są zsynchronizowane, to następnie, w kroku 522 przyrost opóźnienia zostaje ustalony w j-tej linii, odpowiadającej temu sygnałowi danych. Należy zauważyć, że wstępnie, z powodu kroku 502 korekcji zegara I/O, w kroku 520 zostanie wybrane odgałęzienie „Tak”. Po zwię kszeniu opóźnienia w kroku 522, wykonywany jest ponownie krok 520 komparacji danych. Krok 504 eliminacji opóźnienia względnego danych powoduje następnie zapętlenie między krokami 520 i 522 aż do utraty synchronizmu danych, a w kroku 520 zostanie wybrana gałąź „Nie”, w której, w kroku 524 następuje zmniejszenie opóźnienia j-tego sygnału danych o jeden skok opóźnienia. Dzięki temu ten j-ty sygnał danych może być wyrównany fazowo z zegarem I/O.

W sposób bardziej zrozumiały wynika to z fig. 5C. Załóżmy najpierw, dla przykładu, że w krokach 520 i 522, j-ty sygnał danych jest ostatnim przybyłym sygnałem danych, daną 304. Wtedy dodanie pierwszego przyrostu opóźnienia do odpowiedniej linii opóźniającej spowoduje przesunięcie danej 304, tak że jej krawędź t2 znajduje się za krawędzią t1 opóźnionego zegara I/O 411. Następnie, w kroku 520, komparacja danych spowoduje przejście gałęzią „Nie” do kroku 524, gdzie następuje usunięcie jednego dodanego w kroku 522 przyrostu opóźnienia. Następnie, w przypadku ostatniego przybyłego sygnału danych, w kroku 522 nie wprowadza się żadnego przyrostu opóźnienia. Jest to pożądana operacja kroku 04 eliminacji opóźnienia względnego danych, ponieważ przybyły jako ostatni sygnał danej może być odniesieniem przy eliminacji opóźnienia względnego wszystkich pozostałych sygnałów danych.

Podobnie, rozpatrzmy teraz, również w charakterze przykładu, operacje w krokach 520 i 522 w przypadku sygnał u danych, który jest najwcześ niej przybył ym sygnał em danej, danej 306 na fig. 5C. Do przybyłego najwcześniej sygnału danych, wprowadza się wielokrotnie przyrosty opóźnienia w odpowiadającej mu programowanej linii opóźniającej, przez iteracyjne powtarzanie przejścia przez kroki 520 i 522, aż do przesunięcia się w czasie krawędzi t3 poza krawędź t1 opóźnionego zegara I/O 411. Następnie, w sposób już opisany w odniesieniu do danej 304, w kroku komparacji danych następuje wybranie gałęzi „Nie”, prowadzącej do kroku 524, gdzie programowane opóźnienie jest zmniejszane o jeden skok opóź nienia, i krawę d ź t3 zostaje wyrównana do krawę dzi t1 opó źnionego zegara I/O 411.

Po wyeliminowaniu opóźnienia względnego j-tego sygnału danych, w kroku 526, w bloku eliminacji opóźnienia względnego 504 następuje sprawdzenie, czy zostały zaprogramowane opóźnienia wszystkich sygnałów danych. Jeżeli nie, to w kroku 504 następuje przejście do następnej linii opóźniającej, w kroku 527, i powrót do kroku 520. Po ustawieniu wszystkich linii opóźniających, wszystkie sygnały danych są wyrównane do krawędzi t1 opóźnionego zegara I/O 411, co schematycznie przedstawiono na wykresie taktowania z fig. 5E, i w kroku 504 eliminacji opóźnienia względnego następuje przejście do kroku 06 sposobu 500.

W kroku 506 korekcji punktu wyzwalania zegara, opóźniona krawę dź t1 zegara I/O 411 może być ustawiona na środek okna ważności danych. Jakkolwiek krawędź zegara może być ustawiona na środku przy załadowywaniu, to może ona wykazywać opóźnienie względne w odbiorniku wskutek różnic opóźnień tras, szumu itp. W kroku 506 ustawiania punktu próbkowania następuje eliminacja opóźnienia względnego w sygnale zegara. Jak to pokazano na fig. 5F, w kroku 528 dokonuje się komparacji danych. Na wstępie, ze względu na krok 506 eliminacji opóźnienia względnego danych następuje przejście z kroku 526 komparacji danych odgałęzieniem „Tak” do kroku 540, a opóźnienie czasowe programowane w linii opóźniającej 410 jest zwiększane o jeden przyrost opóźnienia czasowego, w kroku 530. Krok 506 ustawiania punktu próbkowania zegara następnie powoduje powrót do kroku 528, gdzie ponownie odbywa się komparacja danych. Krok 506 regulacji zegara I/O następnie zamyka pętlę przez kroki 528 i 530 aż do spowodowania niezgodności danych w kroku 528, wskazania tej opóźnionej krawędzi t1 opóźnionego zegara I/O 411, który na fig. 5G ma zaznaczoną linią przerywaną stronę późną t1 poza oknem ważności danych. Następnie, w kroku 528 następuje wybranie gałęzi „Nie”, i w kroku 532 następuje zapamiętanie stanu licznika 400.

Krok 506 ustawiania próbkowania zegara I/O następnie wyznacza wczesną stronę okna ważności danych. Opóźnienie w linii opóźniającej 410 w kroku 534 zostaje zmniejszone o jeden skok opóźnienia. Następnie, w kroku 536 dokonuje się komparacji danych. Ponieważ, w kroku 534 krawędź została przesunięta do tyłu w głąb okna ważności danych, to po porównaniu 536 następuje wybranie gałęzi „Tak” tego kroku porównania, i opóźnienie zaprogramowane w linii opóźniającej 410 jest dodatkowo zmniejszane o skok opóźnienia czasowego. Krok 506 regulacji próbkowania zegara danych następne powoduje zapętlenie przez kroki 536 i 538, aż do zasygnalizowania niezgodności komparacji danych w kroku 536 komparacji danych. Wskazuje to, że opóźniona krawędź t1 zegara I/O 411, na fig. 5G, przybyła wcześniej, niż strona wczesna, te okna ważności danych. To przejście opóźnionego

PL 202 169 B1 zegara I/O 411 oznaczono przez t1. Następnie odbywa się przejście z kroku komparacji 536 gałęzią „nie” i, w kroku 540 następuje zapamiętanie stanu w liczniku 440 dla strony wczesnej.

W kroku 542, faza opóź nionego zegara I/O 411 jest ustawiana jako ś rednia dla krawę dzi strony wczesnej i strony późnej okna ważności danych. Odpowiada to, na fig. 5G, wykreślonej linią ciągłą części krzywej i krawędzi/opóźnionego zegara I/O. Z kroku 506 ustawiania próbkowania opóźnionego zegara I/O 411 następuje przejście do kroku 508, i sposób 500 opuszcza tryb procedury IAP.

Urządzenia i sposoby przedstawione w odmianach wykonania opisanych w niniejszym dokumencie zapewniają interfejs do dynamicznego potokowania falowego. Sygnały zbioru danych, nadchodzące do interfejsu, poddawane są procesowi usuwania opóźnienia względnego, kompensowania różnic nadążania między sygnałami danych, z przyczyny różnic tras między sygnałami zegara I/O a sygnałami danych, i tolerancji konstrukcyjnych między sygnałami danych, na przykład prowadzenia ścieżek wewnątrz struktury układu scalonego, wewnątrz modułu, i na płytce drukowanej. W wyniku tego, obszar sygnałów danych zostaje poszerzony. Interfejs ponadto koryguje zegar próbkujący tak, aby punkt próbkowania znajdował się w zasadzie na środku okna ważności danych, dzięki czemu możliwe jest skompensowanie różnic tras zegara I/O i danych, rozprowadzania przewodów w module i na pł ytce drukowanej.

Claims (15)

1. Zastrzeżenia patentowe

   1. Sposób dynamicznego przetwarzania potokowego falowego w urządzeniu interfejsowym mającym wiele urządzeń opóźniających i zespół obwodów elektrycznych dołączonych do tych wielu urządzeń opóźniających, w którym odbiera się przez każde z tych urządzeń odpowiedni sygnał danych, przy czym każde urządzenie opóźniające ma wybieralny wstępnie czas opóźnienia, i wyprowadza się sygnał danych po wybranym wstępnie czasie opóźnienia, znamienny tym, że ustawia się przez zespół obwodów elektrycznych (418, 440, 442) każdy wybieralny wstępnie czas opóźnienia, przy czym każdy wybrany wstępnie czas opóźnienia ustawia się w odpowiedzi na czas wejścia odpowiedniego sygnału danych, a za pomocą układu logicznego (424) porównywania danych będącego elementem zespołu obwodów elektrycznych odbiera się określony z góry podzbiór sygnałów danych i wyprowadza się pierwszą określoną z góry wartość sygnału wyjś ciowego, gdy podzbiór sygnałów danych zawiera pierwszy określony z góry zbiór wartości oraz wyprowadza się drugą określoną z góry wartość sygnału wyjściowego, gdy podzbiór sygnałów danych zawiera drugi określony z góry zbiór wartości, przy czym jako podzbiór sygnałów danych stosuje się jeden spośród pierwszego lub drugiego określonego z góry zbioru wartości w odpowiedzi na związane z nimi czasy wejścia, oraz za pomocą zespołu obwodów elektrycznych modyfikuje się wybrane wstępnie czasy opóźnienia w odpowiedzi na pierwszą i drugą określoną z góry wartość sygnału wyjściowego.
2. 2. Sposób według zastrz. 1, znamienny tym, że jako pierwszy spośród sygnałów danych stosuje się sygnał zegarowy.
3. 3. Sposób według zastrz. 1, znamienny tym, że jako pierwszy określony z góry zbiór wartości stosuje się zbiór wartości, w którym wszystkie wartości są jednakowe, a jako drugi określony z góry zbiór wartości stosuje się zbiór wartości, w którym pierwszy element i drugi element mają różne wartości.
4. 4. Sposób według zastrz. 1, znamienny tym, że maszyną stanów (418) należącą do zespołu obwodów elektrycznych modyfikuje się wybieralne wstępnie czasy opóźnienia w odpowiedzi na pierwszą i drugą wartość sygnału wyjściowego.
5. 5. Sposób według zastrz. 4, znamienny tym, że za pomocą licznika (440) należącego do zespołu obwodów elektrycznych odbiera się sygnał kierunku z maszyny stanu, przy czym za pomocą tego licznika wyprowadza się sygnał zliczania do określania liczby przyrostów czasu opóźnienia dla modyfikacji wybranych wstępnie czasów opóźnienia, przy czym stosuje się przyrost czasu opóźnienia mający określoną z góry wartość.
6. 6. Sposób według zastrz. 5, znamienny tym, że za pomocą układu sterowania (442) opóźnieniem będącego elementem zespołu obwodów elektrycznych odbiera się sygnał zliczania i wyprowadza się sygnał sterujący do każdego z wielu przyrządów opóźniających, przy czym, tym sygnałem sterującym modyfikuje się wybrane wstępnie czasy opóźnienia.
7. 7. Sposób według zastrz. 1, znamienny tym, że przy użyciu zespołu obwodów elektrycznych do modyfikowania wybranych wstępnie czasów opóźnienia w odpowiedzi na pierwszy i drugi określony z góry sygnał, za pomocą urządzenia pamięciowego mającego wejście połączone z układem logicznym

   PL 202 169 B1 porównywania danych, ustawia się stan logiczny przyrządu pamięciowego w odpowiedzi na pierwszy określony z góry sygnał i zeruje się w odpowiedzi na drugi określony z góry sygnał, za pomocą licznika dołączonego do przyrządu pamięciowego zeruje się przyrząd pamięciowy po osiągnięciu określonego z góry zliczania i za pomocą zespołu obwodów elektrycznych odbiera się sygnał stanu logicznego przyrządu pamięciowego i modyfikuje się wybrane wstępnie czasy opóźnienia w odpowiedzi na ten stan logiczny.
8. 8. Urządzenie interfejsowe, zawierające wiele urządzeń opóźniających, z których każde jest zdolne operacyjnie do odbioru odpowiedniego sygnału danych, przy czym każde urządzenie opóźniające ma wybieralny wstępnie czas opóźnienia, i do wyprowadzania sygnału danych po tym wybranym wstępnie czasie opóźnienia, znamienne tym, że zawiera zespół obwodów elektrycznych (418, 440, 442) połączony z wieloma urządzeniami opóźniającymi zdolnymi do ustawiania każdego wybieralnego wstępnie czasu opóźnienia, przy czym każdy wybrany wstępnie czas opóźnienia jest ustawiony w odpowiedzi na czas wejś cia odpowiedniego sygnał u danych, w którym zespół obwodów elektrycznych do ustawiania każdego wybieralnego wstępnie czasu opóźnienia zawiera układ logiczny (424) porównywania danych do odbioru określonego z góry podzbioru sygnałów danych i do wyprowadzania pierwszej określonej z góry wartości sygnału wyjściowego, gdy podzbiór sygnałów danych zawiera pierwszy określony z góry zbiór wartości, oraz do wyprowadzania drugiej określonej z góry wartości sygnału wyjściowego, gdy podzbiór sygnałów danych zawiera drugi określony z góry zbiór wartości, przy czym podzbiór sygnałów danych stanowi jeden spośród pierwszego lub drugiego określonego z góry zbioru wartoś ci w odpowiedzi na zwią zane z nimi czasy wejś cia, i zespół obwodów elektrycznych do modyfikowania wybranych wstępnie czasów opóźnienia w odpowiedzi na pierwszą i drugą określoną z góry wartość sygnału wyjściowego.
9. 9. Urządzenie według zastrz. 8, znamienne tym, że pierwszy z sygnałów danych stanowi sygnał zegarowy.
10. 10. Urządzenie według zastrz. 8, znamienne tym, że pierwszy określony z góry zbiór wartości stanowi zbiór wartości, w którym wszystkie wartości są jednakowe, a drugi określony z góry zbiór wartości stanowi zbiór wartości, w którym pierwszy element i drugi element mają różne wartości.
11. 11. Urządzenie według zastrz. 8, znamienne tym, że zespół obwodów elektrycznych do modyfikowania wybranych wstępnie czasów opóźnienia zawiera maszynę stanów (418) do modyfikowania wybranych wstępnie czasów opóźnienia w odpowiedzi na pierwszą i drugą wartość sygnału wyjściowego.
12. 12. Urządzenie według zastrz. 11, znamienne tym, że zespół obwodów elektrycznych do modyfikowania wybranych wstępnie czasów opóźnienia zawiera licznik (440) do odbioru sygnału kierunku z maszyny stanu, przy czym licznik ma wyprowadzać sygnał zliczania do określania liczby przyrostów czasu opóźnienia dla modyfikacji wybranych wstępnie czasów opóźnienia, przy czym przyrost czasu opóźnienia ma określoną z góry wartość.
13. 13. Urządzenie według zastrz. 12, znamienne tym, że zespół obwodów elektrycznych modyfikowania wybranych wstępnie czasów opóźnienia zawiera zespół obwodów elektrycznych (442) do sterowania opóźnieniem do odbioru sygnału zliczania i wyprowadzania sygnału sterującego do każdego z wielu urządzeń opóźniających, przy czym sygnał sterujący jest zdolny do modyfikacji wybranych wstępnie czasów opóźnienia.
14. 14. Urządzenie według zastrz. 8, znamienne tym, że zespół obwodów elektrycznych do modyfikowania wybranych wstępnie czasów opóźnienia w odpowiedzi na określony z góry pierwszy i drugi sygnał zawiera urządzenie pamięciowe mające wejście połączone z układem logicznego porównywania, a stan logiczny urządzenia pamięciowego jest zdolny do ustawiania w odpowiedzi na pierwszy określony z góry sygnał i do zerowania w odpowiedzi na drugi określony z góry sygnał, licznik połączony z urządzeniem pamięciowym do zerowania urządzenia pamięciowego po osiągnięciu określonego z góry zliczania oraz zespół obwodów elektrycznych do odbioru sygnału stanu logicznego urządzenia pamięciowego i modyfikowania wybranych wstępnie czasów opóźnienia w odpowiedzi na stan logiczny.
15. 15. System przetwarzania danych (113), zawierający interfejs (200), w którym system przetwarzania danych (113) zawiera jednostkę centralną CPU (110, 114, 202, 204) oraz urządzenie odbiorcze połączone ze wspomnianą jednostką centralną CPU (110, 114, 202, 204) do odbierania co najmniej jednego sygnału danych od wspomnianej jednostki centralnej CPU (110, 114, 202, 204), przy czym wspomniane urządzenie odbiorcze zawiera jednostkę odbioru danych (232) posiadającą wiele urządzeń opóźniających (406, 408, 410), przy czym każde urządzenie jest odpowiedzialne za odbieranie odpowiednich sygnałów danych, a każde urządzenie opóźniające ma wstępnie wybierany czas opóźnienia,

    PL 202 169 B1 i wyprowadzają c ą na wyjście wspomniane sygnał y danych po wspomnianym wstę pnie wybieranym czasie opóźnienia, znamienny tym, że urządzenie odbiorcze zawiera zespół obwodów elektrycznych (418, 440, 442) połączonych ze wspomnianymi wieloma urządzeniami opóźniającymi do ustawiania każdego dającego się wcześniej wybrać czasu opóźnienia, przy czym każdy wcześniej wybieralny czas opóźnienia jest ustawiany w odpowiedzi na czas nadejścia wspomnianego odpowiedniego sygnału danych, w którym wspomniany zespół obwodów elektrycznych do ustawiania każdego dającego się wcześniej wybrać czasu opóźnienia zawiera układ logiczny (424) porównywania danych do odbierania wcześniej ustalonego podzbioru wspomnianych sygnałów danych i wyprowadzającego na wyjście pierwszą wcześniej ustaloną wartość sygnału wyjściowego, gdy wspomniany podzbiór sygnałów danych zawiera pierwszy wcześniej ustalony zbiór wartości i wyprowadzającego na wyjście drugą wcześniej ustalona wartość sygnału wyjściowego, gdy wspomniany podzbiór sygnałów danych posiada drugi wcześniej ustalony zestaw wartości, w którym wspomniany podzbiór sygnałów danych przyjmuje jeden ze wspomnianych pierwszych i drugich wcześniej ustalonych zbiorów wartości w odpowiedzi na wspomniane skojarzone czasy nadejścia oraz zespół obwodów elektrycznych do modyfikowania wspomnianych wcześniej wybranych czasów opóźnienia w odpowiedzi na wartości wspomnianego pierwszego i drugiego wcześniej ustalonego sygnału wyjściowego.