KR101100756B1

KR101100756B1 - 스큐 일치 출력 회로

Info

Publication number: KR101100756B1
Application number: KR1020040116211A
Authority: KR
Inventors: 최수나
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2004-12-30
Filing date: 2004-12-30
Publication date: 2011-12-30
Also published as: KR20060077372A

Abstract

본 발명은 반도체 소자 내에서 신호의 지연 시간을 측정하여 전송라인으로 인한 스큐를 조절할 수 있는 출력 회로를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 스큐 일치 출력 회로는, 샘플 펄스를 생성하기 위한 펄스 생성부; 상기 샘플 펄스를 입력받아 소정의 기준 지연시간 만큼 지연시켜 기준 지연 펄스를 생성하기 위한 기준 기준 스큐 생성부; 상기 샘플 펄스를 입력받아 필요한 시간 만큼 지연시켜 샘플 지연 펄스를 출력하기 위한 지연기 라인 블록; 상기 기준 지연 펄스 및 상기 샘플 지연 펄스의 위상차의 선후를 측정하여 지연 감지 신호로 출력하기 위한 지연 감지부; 및 상기 지연 감지 신호에 따라 상기 지연기 라인 블록의 지연 시간을 조절하기 위한 지연 제어부를 포함하는 것을 특징으로 한다.

skew, 출력 회로, 전송라인 임피던스, 플라잉 타임, 지연기 라인

Description

스큐 일치 출력 회로{skew arranging output circuit}

도 1은 출력 회로와 전송 라인의 특성 임피던스 관계를 설명하기 위한 회로도,

도 2는 도 1의 각 노드에서의 신호들의 파형을 나타낸 파형도,

도 3은 본 발명 일실시예에 따른 스큐 일치 출력 회로의 블록도,

도 4는 도 3의 지연 감지부의 논리 회로도,

도 5a 내지 5c는 도 4의 지연 감지부에서의 신호의 락킹 과정을 설명하는 파형도,

도 6은 도 3의 지연 제어부에서 수행되는 제어 과정을 나타내는 순서도.

본 발명은 다수개의 전송라인으로 신호들을 출력하기 위한 출력 회로에 있어서, 각 전송라인의 지연 시간으로 인한 스큐(skew)를 일치시키는 출력 회로에 관한 것이다.

신호의 전송과정에서 전송라인의 물리적 길이가 상당히 존재하는 경우에는 전송라인의 길이에 따른 지연시간에 의해, 신호의 왜곡 및 송/수신 동기의 불일치를 야기시킨다. 전송라인 지연에 의한 문제점을 완화하기 위해서는 전송라인에 의한 지연시간을 알아내어 송신측 및/또는 수신측에서 지연시간에 대비한 동작을 수행토록 하는 방법이 있을 수 있다.

종래에는 전송라인에 의한 지연 시간을 별도의 측정 장비로 직접 측정하여, 그 값에 따른 보정 회로를 송신기 회로 또는 수신기 회로에 추가하는 방식으로 지연 측정 및 그 보정을 수행하였다.

각 드라이버 칩이 실제로 디스플레이 상에 배치되는 지점마다 전송라인으로 인한 지연(skew)는 달라지게 되는 디스플레이 구동용 드라이버 칩에 종래기술을 적용하게 되면, 반도체 칩 제작 공정으로 생산되는 상기 드라이버 칩이 사용될 수 있는 전송라인의 길이는 일정하게 고정되는 문제점이 있었다. 이를 해결하기 위해서는 드라이버 칩 소자내에 내장가능하며, 각 전송라인으로 인한 지연시간을 측정하여, 각 전송라인에 의한 스큐를 일치시키는 출력 회로가 요망되었다.

본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서, 반도체 소자 내에서 신호의 지연 시간을 측정하여 전송라인으로 인한 스큐를 조절할 수 있는 출력 회로를 제공하는 것을 그 목적으로 한다.

또한, 본 발명은 신호의 송신측 소자에서 신호의 전송 경로에 의한 지연 시 간을 측정하여 적용할 수 있는 스큐 일치 출력 회로를 제공하는 것을 다른 목적으로 한다.

또한, 본 발명은 디스플레이 구동 드라이버 소자내에 내장 가능하며, 드라이버 소자에서 디스플레이 패널까지의 전송라인 각각의 길이가 다른 경우에도 스큐를 일치시킬 수 있는 스큐 일치 출력 회로를 제공하는 것을 또 다른 목적으로 한다.

본 발명의 스큐 일치 출력 회로를 구성하는 주된 사상은 다음 3가지 이다.

첫번째 사상은, 각 전송라인에 의한 지연시간을 측정하는 방법으로서, 수신측에서 전송라인에 의한 신호의 지연시간을 측정하기 위해, 마이크로 스트립(microstrip) 전송라인의 신호 반사로 인한 플라잉 타임(flying time, tf로 표시)을 이용하는 것이다.

마이크로 스트립으로 구성된 전송 라인의 저항이 50Ω으로, 입력 신호 발생기의 출력 저항과 정합된 경우를 가정하면, 도 1과 같은 회로가 된다. (1)번 노드로 스텝(step) 신호가 입력되면, (2)번 노드에서는 입력 임피던스 50Ω과 전송 라인의 특성 임피던스 50Ω에 따라 전압이 분배되어 Vdd/2를 유지하게 된다. 마이크로 스트립으로 전송되는 신호는, 신호가 마이크로 스트립의 일단에서 타단으로 전송되는 시간인 플라인 타임의 2배의 시간이 흐른 후에 입력단((2)번 노드)으로 반사되어 되돌아 온다. 따라서, (2)번 노드의 전위는 Vdd/2 전위를 상기 플라잉 타임의 2배 만큼 유지하다가 Vdd값으로 천이된다. (3)번 노드에서는 상기 플라잉 타임만큼 지연된 신호가 발생한다. 상기 신호들의 관계가 도 2에 도시되어 있다.

여기서, 상기 (2)번 노드는 송신측의 위치이므로, (2)번 노드의 신호를 해석하므로써, 송신 회로가 전송 라인의 지연시간을 측정할 수 있게 되는 것이다. 일반적으로 지연시간은 상기 플라잉 타임과 동일할 것이다.

두번째 사상은, 반도체 소자의 각 전송라인에 대한 출력 회로에 소정의 가변 지연 수단을 구비시켜, 각각 지연 시간을 조절함으로써, 하나의 버스를 이루는 모든 전송라인들의 스큐를 동일하게 일치시키는 것이다.

세번째 사상은, 측정 범위내에서 보다 빨리 지연 시간을 측정하기 위해, 측정 범위의 중간 지연값부터 지연 여부를 확인해가는 방법이다. 상기 사상을 구현하는 방법의 구체적인 실시예는 도 6의 흐름도와 같으며, 이하 실시예에서 상술하기로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

(실시예)

도 3에 도시한 바와 같은 본 실시예의 스큐 일치 출력 회로는, 샘플 펄스를 생성하기 위한 펄스 생성부(600); 상기 샘플 펄스를 입력받아 소정의 기준 지연시간 만큼 지연시켜 기준 지연 펄스를 생성하기 위한 기준 스큐 생성부; 상기 샘플 펄스를 입력받아 필요한 시간 만큼 지연시켜 샘플 지연 펄스를 출력하기 위한 지연기 라인 블록(200); 상기 기준 지연 펄스 및 상기 샘플 지연 펄스의 위상차의 선후를 측정하여 지연 감지 신호로 출력하기 위한 지연 감지부(400); 및 상기 지연 감지 신호에 따라 상기 지연기 라인 블록(200)의 지연 시간을 조절하기 위한 지연 제어부(300)를 포함한다.

상기 지연기 라인 블록(200)이 출력하는 신호는 각 전송라인(OUT1 ~ OUTn)을 통해 외부로 출력되는데, 충분한 출력 전력을 얻기 위해 도시한 바와 같이 추가로 구비되는 출력 드라이버(500)를 경유할 수 있다.

출력되는 전송라인의 특성 임피던스 때문에 출력 드라이버(500)를 구비하여도, 출력 노드(T-1 ~ T-n)의 신호 파형은 도 2의 (2)번 파형처럼 된다. 그런데, 각 전송라인들의 스큐를 일치시키기 위해서는, 도 2의 (2)번 파형같은 각 전송라인 신호들의 풀라이징 시점(Vdd/2에서 Vdd가 되는 시점)을 일치시켜야 한다. 이를 위해, 상기 지연 감지부(400)는 출력 노드(T-1 ~ T-n)의 신호가 풀라이징되는 시점들을 비교하게 된다. 따라서, 상기 출력 노드(T-1 ~ T-n)의 신호의 풀라이징 시점을 감지하기 위한 풀라이징 감지부를 상기 지연 감지부(400)내에 별도로 구비하거나, 지연 감지부(400)의 구성 소자들의 상태가 천이되는 턴온 전압이 Vdd/2와 Vdd사이에 있도록 구현하는 것이 바람직하다. 이하에서는 후자의 경우를 구체화하여 설명한다.

본 실시예는 데이터 및/또는 어드레스 버스 등 병렬적으로 신호가 전송되는 전송라인들의 스큐를 일치시키기 위한 것이므로, 상기 기준 스큐 생성부를 별도로 구비하지는 않고, 상기 버스를 구성하는 전송라인 중 하나의 출력단(도 3에서는 OUTn)을 기준 스큐 생성부로서 적용하는 것이 바람직하다. 보다 원할한 스큐 일치를 위해서는 기준 스큐 생성부로 사용되는 출력단에도 소정의 지연기를 경유토록 구성하는 것이 좋은데, 그 지연시간은 다른 전송라인 출력단의 지연기 라인 블록의 지연시간 가변 범위의 중간 시간인 것이 바람직하다. 도 3의 구조에서는 마지막 n번째 전송라인과 연결된 상태로, 상기 셈플 펄스를 소정 시간 지연시키기 위한 지연기(미도시); 및 상기 n번째 전송라인과 지연기 사이에 위치하는 출력 드라이버 (700)로 기준 스큐 생성부를 구현할 수 있다.

지연 감지부(400)는 도 4에 도시한 바와 같이 2개의 플립플롭(410, 420)으로 구현할 수 있다. 도시한 지연 감지부(400)는, 상기 샘플 지연 펄스를 제1 클럭(Fb_clk1)으로서 데이터-입력 받으며, 상기 기준 지연 펄스를 제2 클럭(Fb_clk2)으로서 클럭-입력 받는 제1 플립플롭(410); 상기 기준 지연 펄스를 입력 받는 락킹-갭 지연기(430); 상기 샘플 지연 펄스를 데이터-입력 받으며, 상기 락킹-갭 지연기의 출력을 클럭-입력 받는 제2 플립플롭(420); 상기 제1 플립플롭(410)의 출력과 상기 제2 플립플롭(420)의 출력을 입력받아 과대/과소 지연 여부를 표시하는 지연 감지 신호(comp)를 출력하는 오아게이트(440); 및 상기 제1 플립플롭(410)의 출력과 상기 제2 플립플롭(420)의 반전출력을 입력받아 락킹 여부를 표시하는 지연 감지 신호(lock)를 출력하는 노아게이트(450)로 이루어진다.

그런데, 도 2의 (2)번 파형처럼 전송라인 임피던스에 의한 변형 신호들의 풀라이징 시점을 감지하기 위해서는, 상기 샘플 지연 펄스 및 기준 지연 펄스를 입력받는 제1 플립플롭(410), 제2 플립플롭(420) 및 락킹-갭 지연기(430)의 내부 상태가 천이되는 턴온 전압은 Vdd/2와 Vdd사이에 있어야 하며, 최소한 3Vdd/4보다 큰 것이 바람직하다.

도 5는 지연 감지부(400)의 지연 감지 신호(comp, lock)의 생성 및 락킹 과정을 나타내고 있다. 지연 감지부(400)는 상기 락킹-갭 지연기(430)에 의해 주어지는 랑킹-갭 동안, 비교하는 두 대상 펄스가 하이 트랜지션되는지를 확인하여, 두 비교 펄스가 오차범위내에서 동일한 위상을 가지는 상태인 락킹 여부를 판정한다. 지연 감지부(400)가 출력하는 지연 감지 신호는 선후 감지 신호(comp) 및 락킹 감지 신호(lock) 2개로 구성된다. 두 비교 펄스의 위상이 락킹-갭 이내이면 상기 락킹 감지 신호(lock)는 '1'값으로 출력되며, 두 비교 펄스의 위상이 락킹-갭 이내가 아니라면 상기 락킹 감지 신호(lock)는 '0'값으로 출력된다. 또한, 상기 샘플 지연 펄스의 위상이 더 빠르면 선후 감지 신호(comp)는 '1'값으로 출력되며, 상기 기준 지연 펄스의 위상이 더 빠르면 선후 감지 신호(comp)는 '0'으로 출력된다.

상기 지연기 라인 블록(200)은 샘플 펄스에 대하여 가변적인 지연 시간을 부여하기 위한 것으로, 상기 가변적인 지연 시간은 상기 지연 제어부(300)에 의해 조절된다. 가변적인 지연 시간을 구현하기 위한 여러가지 방법이 있을 수 있는데, 도 3의 지연기 라인 블록(200)은 단위 지연시간을 가지는 제1 지연기, 단위 지연시간의 2배의 지연시간을 가지는 제2 지연기, 단위 지연시간의 4배의 지연시간을 가지는 제3 지연기,..., 단위 지연시간의 2^N-1배의 지연시간을 가지는 제N 지연기로 이루어진다. 도시한 바와 같이 펄스 생성부(600)에서 생성된 샘플 펄스는 제1 지연기, 제2 지연기의 순서로 제N 지연기까지 차례대로 경유하여 지연된 지연 샘플 펄스를 출력한다. 그런데, 상기 각 지연기는 상기 지연 제어부(300)의 제어 신호에 따라 활성화여부가 결정되며, 활성화된 지연기는 입력 신호를 고유의 지연시간만큼 지연시켜 출력하며, 비활성화된 지연기는 입력 신호를 지연 없이 그대로 출력한다.

상기 지연 제어부(300)는 상기 지연 감지 신호에 따라 지연기 라인 블록(200)의 지연시간을 조정하기 위한 구성이다. 지연기 라인 블록(200)을 경유한 상 기 샘플 지연 펄스로 하여 도 4의 지연 감지부(400)의 A노드로 입력되는 구현의 경우, 상기 락킹 감지 신호(lock)가 '1'이면, 더 이상 지연시간 변경을 수행하지 않으며, 상기 락킹 감지 신호(lock)가 '1'이고, 상기 선후 감지 신호(comp)가 '1'이면, 지연기 라인 블록(200)의 지연시간을 늘이며, 상기 락킹 감지 신호(lock)가 '1'이고, 상기 선후 감지 신호(comp)가 '0'이면, 지연기 라인 블록(200)의 지연시간을 줄인다.

상기 지연 제어부(300)는 지연기 라인 블록(200)의 지연 시간을 조절하기 위한 MUX부 및 조정된 지연 시간을 기록하기 위한 레지스터부로 구현할 수 있다. 도 3의 구조와 같은 지연기 라인 블록(200)에 적용하기 위한 경우, 상기 MUX부는 지연기 라인 블록 내 상기 제1 지연기 내지 제N 지연기를 활성화/비활성화시키는 지연기 제어 신호를 출력하며, 상기 레지스터부는 활성화된 지연기의 식별 기호를 저장하도록 구현할 수 있다.

보다 빨리 지연 시간을 측정하여 락킹하기 위해서는 지연기 라인 블록의 지연 시간을 중간값으로 설정하여, 지연 시간 측정을 수행하는 것이 락킹을 위한 루프의 순환 회수를 최소화하기 때문에 바람직하다. 이를 위해 지연 제어부가 수행하는 지연 시간 제어 방법은, 지연 시간 설정 범위가 상기 지연기 라인 블록의 최소 지연 시간부터 최대 지연 시간까지로 되는 기동하는 단계(S110); 지연 시간 설정 범위의 중간 시간을 상기 지연기 라인 블록의 지연 시간으로 설정하는 단계(S120); 지연 감지 신호를 입력받는 단계(S130); 상기 지연 감지 신호가 락킹이면, 상기 지연기 라인 블록의 설정 상태를 지연 측정값으로 결정하는 단계(S142); 상기 지연 감지 신호가 과다 지연이면, 이전의 지연 시간 설정 범위 중 중간 시간 보다 늦은 범위를 새로운 지연 시간 설정 범위로 설정하고, 상기 S120 단계로 복귀하는 단계(S144); 및 상기 지연 감지 신호가 과소 지연이면, 이전의 지연 시간 설정 범위 중 중간 시간 보다 빠른 범위를 새로운 지연 시간 설정 범위로 설정하고, 상기 S120 단계로 복귀하는 단계(S146)로 이루어진다.

지연기 라인 블록이 도 3에 도시한 구조로 구체화 되는 경우, 상기 S110 단계 내지 S146 단계에 의한 지연 시간 제어 방법도, 기동하는 단계(S210); 상기 제N 지연기만을 활성화시키는 단계(S220); 상기 지연기 라인 블록(200)에 의한 지연 신호를 입력받은 상기 지연 감지부(400)가 출력하는 지연 감지 신호를 입력받는 단계(S230); 상기 지연 감지 신호가 락킹이면, 상기 지연기 라인 블록(200)의 설정 상태를 지연 측정값으로 결정하는 단계(S242); 상기 지연 감지 신호가 과다 지연이면, 활성화된 지연기 중 가장 짧은 지연기를 비활성화시키고, 상기 지연기의 이전단 지연기-지연시간이 상기 지연기의 1/2임-를 활성화시키고, 상기 S230 단계로 복귀하는 단계(S244); 및 상기 지연 감지 신호가 과소 지연이면, 활성화된 지연기 중 가장 짧은 지연기의 이전단 지연기-지연시간이 상기 지연기의 1/2임-를 활성화시키고, 상기 S230 단계로 복귀하는 단계(S244)로 구체화된다.

도 6은 지연기 라인 블록이 제1 지연기부터 제5지연기까지 5개의 지연기로 구현된 경우의 상기 지연시간 제어 방법을 도시하고 있다. 단위 지연시간을 tnd라고 하면, 제1 지연기에 의해서는 tnd 만큼 지연되고, 제5 지연기에 의해서는 16tnd 만큼 지연되며, 지연기 라인 블록에 의한 최소 지연시간은 tnd이며 최대 지연시간은 31tnd이다.

스타트 신호가 들어오면, 지연시간 식별번호는 '10000'로 설정된다. 따라서, 제5 지연기만 활성화되어 지연기 라인 블록을 경유한 지연 샘플 펄스는 16tnd 만큼 지연된다. 지연 감지부는 도 2에서 A노드로 표현되는 전송라인와 입력단 저항의 연결지점에서의 샘플 펄스와 상기 지연 샘플 펄스의 위상차를 비교한다. 락킹이 이루어지지 않은 상태에서(lock='0'), 지연 샘플 펄스의 위상이 보다 빠르면(comp='1'), 지연 제어부는 지연시간 식별번호를 '11000'으로 설정하고, 지연 샘플 펄스의 위상이 보다 느리면(comp='0'), 지연 제어부는 지연시간 식별번호를 '01000'으로 설정한다. 지연시간 식별번호가 '11000'으로 설정되면 지연기 라인 블록의 지연시간은 16tnd + 8tnd = 24tnd가 되며, '01000'으로 설정되면 지연기 라인 블록의 지연시간은 8tnd가 된다.

상기와 같이 지연시간 식별번호를 재설정한 후 다음 클럭이 들어오면, 셈플 펄스의 지연 및 지연 감지부에 의한 상기 판정 루프를 다시 실행한다. 첫번째 루프에서는 제5 지연기의 활성화시킨 후 다음 루프에서 활성화여부를 판정하고, 두번째 루프에서는 제4 지연기의 활성화시킨 후 다음 루프에서 활성화여부를 판정한다. 락킹이 이루어지지 않으면 상기 과정은 5번째 루프 제1지연기까지 수행된다.

락킹 지연 신호가 '1'로 되면 락킹이 이루어진 것으로, 그 때의 지연시간 식별번호가 나타내는 락킹 지연 시간이 전송라인으로 인한 지연시간이 된다. 도 3의 구조에서, 도 2의 A노드로 표현되는 전송라인와 입력단 저항의 연결지점에서의 신 호로 지연 시간 측정을 수행한 경우에는, 상기 락킹 지연 시간은 기준 스큐 생성부를 이루는 출력단에서의 전송라인의 플라잉 타임의 2배와 펄스 생성부에서 상기 출력단까지의 지연시간의 합산값이 된다.

따라서, 도 3에서의 T-1부터 T-n까지 모든 출력단의 지연시간, 즉 스큐는 각 출력단이 연결되는 전송라인의 임피던스 차이에 무관하게 일정하게 된다.

본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

본 발명에 따른 스큐 일치 출력 회로를 실시함에 의해, 반도체 소자 자체적으로 외부로 출력되는 신호의 지연 시간을 측정하여 전송라인으로 인한 스큐를 조절할 수 있는 효과가 있다.

즉, 신호의 송신측 소자에서 신호의 전송 경로에 의한 지연 시간을 측정하여, 지연 시간으로 인한 스큐를 조절하는 것이며, 특히, 각 전송라인의 임피던스가 달라서 소자의 각 출력단자의 스큐가 불일치할 때, 일치시켜주는 효과가 있다.

상기 스큐 일치 출력 회로는 디스플레이 구동 드라이버 소자내에 내장 가능하며, 드라이버 소자에서 디스플레이 패널까지의 전송라인 각각의 길이가 다른 경 우에도 스큐를 일치시킬 수 있어 이 분야에서 더욱 유용하다.

Claims

샘플 펄스를 생성하기 위한 펄스 생성부;

외부의 어느 한 전송라인과 연결되며, 상기 샘플 펄스를 상기 전송라인의 지연 시간에 따라 지연시켜 기준 지연 펄스를 생성하기 위한 기준 스큐 생성부;

서로 다른 지연 시간을 갖는 복수의 지연기 라인을 포함하고, 상기 복수의 지연기 라인 중 하나를 이용하여 상기 샘플 펄스를 지연하여 출력하는 지연기 라인 블록;

상기 기준 지연 펄스 및 상기 지연기 라인 블록의 지연된 샘플 지연 펄스의 위상차의 선후를 측정하여 지연 감지 신호로 출력하기 위한 지연 감지부; 및

상기 지연 감지 신호에 따라 상기 지연된 지연 펄스의 지연 시간을 조절하기 위하여, 상기 지연기 라인 블록을 제어하는 지연 제어부;를 포함하는 스큐 일치 출력 회로.
삭제
제1항에 있어서, 상기 지연 제어부는,

기동하는 단계(S110); - 지연 시간 설정 범위가 상기 지연기 라인 블록의 최소 지연 시간부터 최대 지연 시간까지로 된다.

지연 시간 설정 범위의 중간 시간을 상기 지연기 라인 블록의 지연 시간으로 설정하는 단계(S120);

상기 지연 감지 신호를 입력받는 단계(S130);

상기 지연 감지 신호가 락킹이면, 상기 지연기 라인 블록의 설정 상태를 지연 측정값으로 결정하는 단계(S142);

상기 지연 감지 신호가 과다 지연이면, 이전의 지연 시간 설정 범위 중 중간 시간 보다 늦은 범위를 새로운 지연 시간 설정 범위로 설정하고, 상기 S120 단계로 복귀하는 단계(S144);

상기 지연 감지 신호가 과소 지연이면, 이전의 지연 시간 설정 범위 중 중간 시간 보다 빠른 범위를 새로운 지연 시간 설정 범위로 설정하고, 상기 S120 단계로 복귀하는 단계(S146);

를 수행하는 스큐 일치 출력 회로.
제1항에 있어서,

상기 지연 감지부는,

상기 샘플 지연 펄스를 데이터-입력 받으며, 기준 지연 펄스를 클럭-입력 받는 제1 플립플롭;

상기 기준 지연 펄스를 입력 받는 락킹-갭 지연기;

상기 샘플 지연 펄스를 데이터-입력 받으며, 상기 락킹-갭 지연기의 출력을 클럭-입력 받는 제2 플립플롭;

상기 제1 플립플롭의 출력과 상기 제2 플립플롭의 출력을 입력받아 과대 또는 과소 지연 여부를 표시하는 지연 감지 신호를 출력하는 오아게이트; 및

상기 제1 플립플롭의 출력과 상기 제2 플립플롭의 반전출력을 입력받아 락킹 여부를 표시하는 지연 감지 신호를 출력하는 노아게이트;를 포함하는 스큐 일치 출력 회로.
제1항에 있어서, 상기 지연 감지부의 구성소자는,

상기 기준 지연 펄스 및 상기 샘플 지연 펄스가, 최소한 상기 펄스의 스윙폭의 3/4에 도달하였을때 트랜지션이 발생되는 스큐 일치 출력 회로.
제1항에 있어서, 상기 지연기 라인 블록은,

상기 지연기 라인 블록의 최소 지연 시간부터 최대 지연 시간까지의 중간치의 지연시간을 가지는 제1 지연기;

상기 제1 지연기 지연 시간의 중간치의 지연시간을 가지는 제2 지연기;

상기 제2 지연기 지연 시간의 중간치의 지연시간을 가지는 제3 지연기; 및

상기와 동일한 규칙의 지연시간을 가지는 제4 지연기 내지 제N 지연기

를 포함하는 스큐 일치 출력 회로.
제6항에 있어서,

상기 지연 제어부는,

상기 제1 지연기 내지 제N 지연기를 활성화 또는 비활성화시키는 지연기 제어신호를 출력하기 위한 MUX부; 및

활성화된 지연기의 식별 기호를 저장하기 위한 레지스터부;를 포함하는 스큐 일치 출력 회로.
제6항에 있어서, 상기 지연 제어부는,

기동하는 단계(S210); - 지연 시간 설정 범위가 상기 지연기 라인 블록의 최소 지연 시간부터 최대 지연 시간까지로 된다.

상기 제N 지연기만을 활성화시키는 단계(S220);

상기 지연기 라인 블록에 의한 지연 신호를 입력받은 상기 지연 감지부가 출력하는 지연 감지 신호를 입력받는 단계(S230);

상기 지연 감지 신호가 락킹이면, 상기 지연기 라인 블록의 설정 상태를 지연 측정값으로 결정하는 단계(S242);

상기 지연 감지 신호가 과다 지연이면, 활성화된 지연기 중 가장 짧은 지연기를 비활성화시키고, 상기 지연기의 이전단 지연기-지연시간이 상기 지연기의 1/2 이다-를 활성화시키고, 상기 S230 단계로 복귀하는 단계(S244);

상기 지연 감지 신호가 과소 지연이면, 활성화된 지연기 중 가장 짧은 지연기의 이전단 지연기-지연시간이 상기 지연기의 1/2이다-를 활성화시키고, 상기 S230 단계로 복귀하는 단계(S244);

를 수행하는 스큐 일치 출력 회로.
제1항, 제3항 내지 제8항 중 어느 한 항에 있어서,

반도체 소자에 내장되는 형태로 구현되는 스큐 일치 출력 회로.