JP2820016B2 - 電子回路 - Google Patents
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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- G—PHYSICS
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- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/277—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault-free response
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Description
【０００１】
【産業上の利用分野】本発明は、電子回路に関し、特に
バスに接続された複数の機能ブロックの故障を高速検出
できる電子回路に関する。
バスに接続された複数の機能ブロックの故障を高速検出
できる電子回路に関する。
【０００２】
【従来の技術】図１は本発明の一実施例を示すブロック
図であるが、同時に従来技術を説明するのにも用い得る
図であるので、以下、図１を参照して従来技術を説明す
る。
図であるが、同時に従来技術を説明するのにも用い得る
図であるので、以下、図１を参照して従来技術を説明す
る。
【０００３】図１において、１−Ａ，…，１−Ｈはそれ
ぞれ機能ブロックＡ，…，機能ブロックＨ，２−Ａ，
…，２−Ｈはそれぞれ機能ブロックＡ，…，機能ブロッ
クＨ内のフリップフロップデータを読み出すバスドライ
バー、３は診断をシーケンス制御するコントローラ、４
は診断シーケンス毎に各機能ブロック内フリップ・フロ
ップ・データの正解値を記憶しているデータ・メモリ、
５は各機能ブロック内フリップ・フロップ・データと４
の正解値データ・メモリとを比較する比較回路、６は５
の比較回路の結果を診断シーケンス毎に記憶するレジス
タ、７はクロック信号とリセット信号を発生するクロッ
クコントローラである。図５は機能ブロック１−Ａの従
来技術回路図である。１−Ａ１，１−Ａ２，…，１−Ａ
ｎはフリップフロップである。他の機能ブロックも同様
な回路である。図６は従来技術での動作タイミング図で
ある。
ぞれ機能ブロックＡ，…，機能ブロックＨ，２−Ａ，
…，２−Ｈはそれぞれ機能ブロックＡ，…，機能ブロッ
クＨ内のフリップフロップデータを読み出すバスドライ
バー、３は診断をシーケンス制御するコントローラ、４
は診断シーケンス毎に各機能ブロック内フリップ・フロ
ップ・データの正解値を記憶しているデータ・メモリ、
５は各機能ブロック内フリップ・フロップ・データと４
の正解値データ・メモリとを比較する比較回路、６は５
の比較回路の結果を診断シーケンス毎に記憶するレジス
タ、７はクロック信号とリセット信号を発生するクロッ
クコントローラである。図５は機能ブロック１−Ａの従
来技術回路図である。１−Ａ１，１−Ａ２，…，１−Ａ
ｎはフリップフロップである。他の機能ブロックも同様
な回路である。図６は従来技術での動作タイミング図で
ある。
【０００４】従来の方法では、各機能ブロック１−Ａ，
…，１−Ｈを診断するのに、１動作クロックまたは必要
なクロックを進めた後に各機能ブロック内のフリップ・
フロップの動作結果を各機能ブロック毎に順次読み出し
て、この読み出し結果を予め用意してある正解値と比較
し、一致すれば正常、不一致ならば異常としていた。こ
れらの一連の制御は診断シーケンスコントローラ３が行
う。この従来方法に対して、診断時間を短縮することを
目的の一つとして、同一論理構成をとる回路が複数ある
場合に対しては、この複数の同一論理回路に同時に同一
動作を行い、同時にフリップフロップ読み出しを行う手
段と、この複数の読み出し結果を相互に比較する手段を
具備していた。（特開昭６３−１７４１４１）
…，１−Ｈを診断するのに、１動作クロックまたは必要
なクロックを進めた後に各機能ブロック内のフリップ・
フロップの動作結果を各機能ブロック毎に順次読み出し
て、この読み出し結果を予め用意してある正解値と比較
し、一致すれば正常、不一致ならば異常としていた。こ
れらの一連の制御は診断シーケンスコントローラ３が行
う。この従来方法に対して、診断時間を短縮することを
目的の一つとして、同一論理構成をとる回路が複数ある
場合に対しては、この複数の同一論理回路に同時に同一
動作を行い、同時にフリップフロップ読み出しを行う手
段と、この複数の読み出し結果を相互に比較する手段を
具備していた。（特開昭６３−１７４１４１）
【発明が解決しようとする課題】一般に従来技術におい
ては、すでに説明したように、機能回路を試験診断する
には、動作クロックを１クロックまたは単一の機能動作
を完了する為の必要なクロックを進め、機能回路内のフ
リップフロップの動作結果が期待していた値と一致する
か否かにより行っている。このように従来は、１クロッ
クまたは単一の機能動作完了毎に結果の読み出しおよび
比較を行っていたので、機能回路が大きい為に、結果の
読み出しおよび比較の制約上かなり多数の機能ブロック
に分割して実行する場合には試験診断時間が長くなると
いう欠点があった。また、単一の機能動作完了後に動作
結果を期待値との比較する場合には、機能動作完了まで
の必要なクロックが進んでいる間のフリップフロップの
動作状態は必ずしも確実に診断されているわけではない
という欠点もあった。更には、一般には複数の同一論理
回路を含むことのない機能回路に対しては診断時間短縮
化の対策はとられていなかった。
ては、すでに説明したように、機能回路を試験診断する
には、動作クロックを１クロックまたは単一の機能動作
を完了する為の必要なクロックを進め、機能回路内のフ
リップフロップの動作結果が期待していた値と一致する
か否かにより行っている。このように従来は、１クロッ
クまたは単一の機能動作完了毎に結果の読み出しおよび
比較を行っていたので、機能回路が大きい為に、結果の
読み出しおよび比較の制約上かなり多数の機能ブロック
に分割して実行する場合には試験診断時間が長くなると
いう欠点があった。また、単一の機能動作完了後に動作
結果を期待値との比較する場合には、機能動作完了まで
の必要なクロックが進んでいる間のフリップフロップの
動作状態は必ずしも確実に診断されているわけではない
という欠点もあった。更には、一般には複数の同一論理
回路を含むことのない機能回路に対しては診断時間短縮
化の対策はとられていなかった。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明では機能回路を複数に分割してできた機能ブ
ロック毎に、その機能ブロック内のすべてのフリップフ
ロップのビットデータを動作クロックの度に累積演算す
る演算回路と、その演算回路による演算結果を記憶する
レジスタと、そのレジスタのデータを機能ブロックから
の読み出し動作結果として出力する回路とを備えてい
る。
め、本発明では機能回路を複数に分割してできた機能ブ
ロック毎に、その機能ブロック内のすべてのフリップフ
ロップのビットデータを動作クロックの度に累積演算す
る演算回路と、その演算回路による演算結果を記憶する
レジスタと、そのレジスタのデータを機能ブロックから
の読み出し動作結果として出力する回路とを備えてい
る。
【０００６】
【作用】機能ブロック毎にすべての動作クロックによる
機能ブロック内のすべてのフリップフロップの動作結果
を累積演算することにより、単一の機能動作完了毎では
なく複数項目の機能動作完了後でもその機能ブック内の
動作結果の読み出しおよび比較が、フリップフロップの
途中動作状態を確実に含んだ内容で行うことができる為
に、診断中の読み出しおよび比較の回数を大幅に減らす
ことが可能となり、したがって正確値を記憶する回路も
大幅に容量を減らせることができる。
機能ブロック内のすべてのフリップフロップの動作結果
を累積演算することにより、単一の機能動作完了毎では
なく複数項目の機能動作完了後でもその機能ブック内の
動作結果の読み出しおよび比較が、フリップフロップの
途中動作状態を確実に含んだ内容で行うことができる為
に、診断中の読み出しおよび比較の回数を大幅に減らす
ことが可能となり、したがって正確値を記憶する回路も
大幅に容量を減らせることができる。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。なお、本図は本発明に関係しているところのみ示し
ている。
る。なお、本図は本発明に関係しているところのみ示し
ている。
【０００８】図１は本発明の実施例である診断回路を示
すブロック図である。機能ブロック１−Ａ，…，１−Ｈ
は診断の対象となる機能回路を分割したものであり、そ
れぞれバスドライバー２−Ａ，…，２−Ｈを介して共通
バス信号線８０１に接続されている。各機能ブロックに
はクロックコントローラ７からクロック信号７０１とリ
セット信号７０２が、診断シーケンスコントローラ３か
らフリーズ信号３０２が供給されている。診断開始時に
はリセット信号７０２が１サイクル間立上がり、各機能
ブロック内のフリップ・フロップ類をオール０にする。
次のサイクルから動作クロックが有効となり各機能ブロ
ックは並行して診断機能動作を始めるとともにその結果
である診断動作出力を、自分自身の内部に蓄積する。所
定の数の動作クロックによって診断動作が実行され完了
した後に、診断シーケンスコントローラ３は各機能ブロ
ックの動作結果を読み出す為にバスコントローラ２−
Ａ，…，２−Ｈを順次、イネーブル信号３０１Ａ，…，
３０１Ｈを１サイクルずつ立上げる。各機能ブロックの
データは共通バス信号８０１となって比較回路５に出力
する。一方、診断シーケンスコントローラ３はこの動作
結果読み出しと連繋して正確値データメモリ４を順次、
メモリアドレス信号３０３をＸＡ，…，ＸＨと変化さ
せ、正解値信号４０１を読み出して、比較回路５に出力
する。比較回路５では共通バス信号８０１からの各機能
ブロックの動作結果読み出しデータとそれに対応する正
解値信号４０１とを比較しして、一致していれば“１”
を、不一致であれば“０”を比較結果信号５０１に出力
し、比較結果レジスタ６に書き込む。この時、比較結果
レジスタ６の書き込みアドレスは診断シーケンス・コン
トローラ３によって機能ブロックと対応したビット位置
が指示される。これを機能ブロック１−Ａから１−Ｈま
で繰り返されて比較結果レジスタ６には、診断動作完了
後の機能ブロックの動作結果の正常／異常が記憶され
る。
すブロック図である。機能ブロック１−Ａ，…，１−Ｈ
は診断の対象となる機能回路を分割したものであり、そ
れぞれバスドライバー２−Ａ，…，２−Ｈを介して共通
バス信号線８０１に接続されている。各機能ブロックに
はクロックコントローラ７からクロック信号７０１とリ
セット信号７０２が、診断シーケンスコントローラ３か
らフリーズ信号３０２が供給されている。診断開始時に
はリセット信号７０２が１サイクル間立上がり、各機能
ブロック内のフリップ・フロップ類をオール０にする。
次のサイクルから動作クロックが有効となり各機能ブロ
ックは並行して診断機能動作を始めるとともにその結果
である診断動作出力を、自分自身の内部に蓄積する。所
定の数の動作クロックによって診断動作が実行され完了
した後に、診断シーケンスコントローラ３は各機能ブロ
ックの動作結果を読み出す為にバスコントローラ２−
Ａ，…，２−Ｈを順次、イネーブル信号３０１Ａ，…，
３０１Ｈを１サイクルずつ立上げる。各機能ブロックの
データは共通バス信号８０１となって比較回路５に出力
する。一方、診断シーケンスコントローラ３はこの動作
結果読み出しと連繋して正確値データメモリ４を順次、
メモリアドレス信号３０３をＸＡ，…，ＸＨと変化さ
せ、正解値信号４０１を読み出して、比較回路５に出力
する。比較回路５では共通バス信号８０１からの各機能
ブロックの動作結果読み出しデータとそれに対応する正
解値信号４０１とを比較しして、一致していれば“１”
を、不一致であれば“０”を比較結果信号５０１に出力
し、比較結果レジスタ６に書き込む。この時、比較結果
レジスタ６の書き込みアドレスは診断シーケンス・コン
トローラ３によって機能ブロックと対応したビット位置
が指示される。これを機能ブロック１−Ａから１−Ｈま
で繰り返されて比較結果レジスタ６には、診断動作完了
後の機能ブロックの動作結果の正常／異常が記憶され
る。
【０００９】図２は本実施例における主要部を示す回路
図である。具体的には機能ブロック１−Ａ，…，１−Ｈ
を指す。本図では機能ブロック１−Ａで示す。機能ブロ
ック１−Ａ内には通常動作時に機能すべき回路であって
診断動作時に診断の対象となる論理回路、記憶回路等の
機能回路が含まれている。図２では、例として、ｎ個の
フリップフロップ１−Ａ１，１−Ａ２，…，１−Ａｎを
示している。これらのフリップフロップからのビットデ
ータは診断動作時に機能する演算回路１−Ａ−１１に入
力される。演算回路１−Ａ−１１は演算結果レジスタ１
−Ａ−１２の出力データとフリップフロップからのビッ
トデータとを演算し、演算結果レジスタ１−Ａ−１２に
出力する。診断開始時は図３のタイミングチャートに示
すように、演算結果レジスタ１−Ａ−１２はリセット信
号７０２によってオール０になり、次の動作クロックで
も、フリップフロップのリセット状態との演算結果によ
りオール０になる。したがって診断開始ご第３サイクル
目で有効な演算結果パターンが書き込まれる。以後は動
作クロック毎にフリップフロップの動作結果と演算結果
レジスタ１−Ａ１２からの出力信号１−Ａ１２１とが演
算回路１−Ａ−１１で演算され、その演算結果が再び演
算結果レジスタ１−Ａ−１２に累積されていく。診断機
能動作が完了すると診断シーケンスコントローラ３から
のフリーズ信号３０２が立上がり、すべての機能ブロッ
クに供給される。機能ブロックＡの場合は図２のように
ＮＡＮＤゲート１−Ａ−１３を通してクロック信号７０
１が抑止されて、演算結果レジスタ１−Ａ−１２は記憶
データがフリーズする。そして、それに引き続き、診断
シーケンスコントローラ３は各機能ブロック１−Ａ，１
−Ｈに対応するバスドライバ２−Ａ，２−Ｈに対し、そ
れぞれＥＨイネーブル信号３０１Ａ、３０１Ｈを順次出
力し、これにより、各機能ブロック１−Ａ、１−Ｈの診
断結果データである演算結果レジスタ１−Ａ−１２，１
−Ｈ−１２の記憶データが順次共通バス信号線８０１を
通じて、比較回路５に転送される。この転送されたデー
タは、前述のように、正解値データメモリからのデータ
と比較され、各機能ブロックにおける誤動作の有無が診
断される。
図である。具体的には機能ブロック１−Ａ，…，１−Ｈ
を指す。本図では機能ブロック１−Ａで示す。機能ブロ
ック１−Ａ内には通常動作時に機能すべき回路であって
診断動作時に診断の対象となる論理回路、記憶回路等の
機能回路が含まれている。図２では、例として、ｎ個の
フリップフロップ１−Ａ１，１−Ａ２，…，１−Ａｎを
示している。これらのフリップフロップからのビットデ
ータは診断動作時に機能する演算回路１−Ａ−１１に入
力される。演算回路１−Ａ−１１は演算結果レジスタ１
−Ａ−１２の出力データとフリップフロップからのビッ
トデータとを演算し、演算結果レジスタ１−Ａ−１２に
出力する。診断開始時は図３のタイミングチャートに示
すように、演算結果レジスタ１−Ａ−１２はリセット信
号７０２によってオール０になり、次の動作クロックで
も、フリップフロップのリセット状態との演算結果によ
りオール０になる。したがって診断開始ご第３サイクル
目で有効な演算結果パターンが書き込まれる。以後は動
作クロック毎にフリップフロップの動作結果と演算結果
レジスタ１−Ａ１２からの出力信号１−Ａ１２１とが演
算回路１−Ａ−１１で演算され、その演算結果が再び演
算結果レジスタ１−Ａ−１２に累積されていく。診断機
能動作が完了すると診断シーケンスコントローラ３から
のフリーズ信号３０２が立上がり、すべての機能ブロッ
クに供給される。機能ブロックＡの場合は図２のように
ＮＡＮＤゲート１−Ａ−１３を通してクロック信号７０
１が抑止されて、演算結果レジスタ１−Ａ−１２は記憶
データがフリーズする。そして、それに引き続き、診断
シーケンスコントローラ３は各機能ブロック１−Ａ，１
−Ｈに対応するバスドライバ２−Ａ，２−Ｈに対し、そ
れぞれＥＨイネーブル信号３０１Ａ、３０１Ｈを順次出
力し、これにより、各機能ブロック１−Ａ、１−Ｈの診
断結果データである演算結果レジスタ１−Ａ−１２，１
−Ｈ−１２の記憶データが順次共通バス信号線８０１を
通じて、比較回路５に転送される。この転送されたデー
タは、前述のように、正解値データメモリからのデータ
と比較され、各機能ブロックにおける誤動作の有無が診
断される。
【００１０】図３は本発明における演算回路の例を示す
回路図である。フリップフロップからのビットデータと
演算結果レジスタの出力信号１−Ａ−１２１とをそれぞ
れビット対応毎にＥＸＯＲゲート１１−１，１１−２，
…，１１−ｎに入力する。その結果は演算信号１−Ａ−
１１１として演算結果レジスタ１−Ａ−１２に出力す
る。即ち、所定の複数のクロックに対応して診断動作を
行う場合、これら複数のクロックによるフリップフロッ
プからの出力は、逐次、演算回路１−Ａ−１１及び演算
結果レジスタ１−Ａ−１２により累積演算・記録されて
いく。即ち、フリップフロップ１−Ａ１，１−Ａ２の試
験に必要な所定の複数のクロックに対応して、演算結果
が重畳されていくことにより、この試験の過程で一度で
も誤った出力信号がフリップフロップ１−Ａ１，１−Ａ
２から出力されると、その誤りは残りの試験の経過に反
映され、従って、最終的な演算回路１−Ａ−１１の出力
も、誤ったものとなり、これを比較回路５によって検出
することで、容易に試験が実行できることとなる。
回路図である。フリップフロップからのビットデータと
演算結果レジスタの出力信号１−Ａ−１２１とをそれぞ
れビット対応毎にＥＸＯＲゲート１１−１，１１−２，
…，１１−ｎに入力する。その結果は演算信号１−Ａ−
１１１として演算結果レジスタ１−Ａ−１２に出力す
る。即ち、所定の複数のクロックに対応して診断動作を
行う場合、これら複数のクロックによるフリップフロッ
プからの出力は、逐次、演算回路１−Ａ−１１及び演算
結果レジスタ１−Ａ−１２により累積演算・記録されて
いく。即ち、フリップフロップ１−Ａ１，１−Ａ２の試
験に必要な所定の複数のクロックに対応して、演算結果
が重畳されていくことにより、この試験の過程で一度で
も誤った出力信号がフリップフロップ１−Ａ１，１−Ａ
２から出力されると、その誤りは残りの試験の経過に反
映され、従って、最終的な演算回路１−Ａ−１１の出力
も、誤ったものとなり、これを比較回路５によって検出
することで、容易に試験が実行できることとなる。
【００１１】この場合、本実施例においては、図２に示
すように、演算回路１−Ａ−１１における演算としてＥ
ＸＯＲを採用し、これにより演算回路１−Ａ−１の出力
を保持するレジスタ１−Ａ−１２の容量を、対応するフ
リップフロップ１−Ａ１，１−Ａ２，…，１−Ａｎの個
数と同じ、ｎとしているので、回路構成の複雑化を防ぐ
ことができる。しかし一方で、試験の為に必要な前述の
複数のクロックの数を大きく設定すると、試験の過程で
フリップフロップ１−Ａ１，１−Ａ２，…，１−Ａｎが
複数回にわたって誤った出力を演算回路１−Ａ−１２１
に入力し、これによって偶然最終的な演算回路１−Ａ−
１２１の出力が正しいものになってしまい、誤りの検出
ができなくなるという事態も確率的に生じ得る。この確
率は十分小さいものであり、実用上は試験回路の信頼性
を損なうものではないが、前述の試験用クロック数を特
に大きく設定したい場合は、演算回路の出力を保持する
レジスタ１−Ａ−１２の容量を大きくするとともに、演
算回路における演算として、ＥＸＯＲのかわりに、フリ
ップフロップ１−Ａ１等からの入力（第１の入力で呼
上）とレジスタ１−Ａ−１２からの入力（第２の入力で
呼上）との和をとり、順次加算していくもの、または、
第１の入力に試験用に定められた特定の値を積算したう
えで第２の入力との和をとるもの、などを採用すること
ができる。またこれらの演算を採用する場合において、
演算結果は上述のｎビットよりも大きな値となるもの、
これらの内の特定のビットのみを選択して、ｎビットの
値としてレジスタ１−Ａ−１２に出力するようにするこ
とで、レジスタ１−Ａ−１２の回路の複雑化をまねくこ
となく、かつ非常に大きく設定されたクロック数に対応
する試験動作においても、誤りを見逃すといった、信頼
性の低下をまねくことがないという効果を得ることがで
きる。
すように、演算回路１−Ａ−１１における演算としてＥ
ＸＯＲを採用し、これにより演算回路１−Ａ−１の出力
を保持するレジスタ１−Ａ−１２の容量を、対応するフ
リップフロップ１−Ａ１，１−Ａ２，…，１−Ａｎの個
数と同じ、ｎとしているので、回路構成の複雑化を防ぐ
ことができる。しかし一方で、試験の為に必要な前述の
複数のクロックの数を大きく設定すると、試験の過程で
フリップフロップ１−Ａ１，１−Ａ２，…，１−Ａｎが
複数回にわたって誤った出力を演算回路１−Ａ−１２１
に入力し、これによって偶然最終的な演算回路１−Ａ−
１２１の出力が正しいものになってしまい、誤りの検出
ができなくなるという事態も確率的に生じ得る。この確
率は十分小さいものであり、実用上は試験回路の信頼性
を損なうものではないが、前述の試験用クロック数を特
に大きく設定したい場合は、演算回路の出力を保持する
レジスタ１−Ａ−１２の容量を大きくするとともに、演
算回路における演算として、ＥＸＯＲのかわりに、フリ
ップフロップ１−Ａ１等からの入力（第１の入力で呼
上）とレジスタ１−Ａ−１２からの入力（第２の入力で
呼上）との和をとり、順次加算していくもの、または、
第１の入力に試験用に定められた特定の値を積算したう
えで第２の入力との和をとるもの、などを採用すること
ができる。またこれらの演算を採用する場合において、
演算結果は上述のｎビットよりも大きな値となるもの、
これらの内の特定のビットのみを選択して、ｎビットの
値としてレジスタ１−Ａ−１２に出力するようにするこ
とで、レジスタ１−Ａ−１２の回路の複雑化をまねくこ
となく、かつ非常に大きく設定されたクロック数に対応
する試験動作においても、誤りを見逃すといった、信頼
性の低下をまねくことがないという効果を得ることがで
きる。
【００１２】図４は本発明の一実施例の動作タイミング
である。詳細な説明は上記に述べた通りであるが、も
し、診断機能動作がｍクロックで完了するとすれば、こ
の場合の診断所要クロック数は（ｍ＋３＋機能ブロック
数）になる。これは本発明を使用しない場合で、動作ク
ロック毎に機能ブロックの誕生と比較を行ったとすると
（３＋機能ブロック数）×ｍとなることを比べて診断時
間が飛躍的に短縮されることを示している。特に、ｍが
十分大きいと、機能ブロック数をｆとした場合ｆ分の１
ぐらいの診断時間短縮が期待できる。
である。詳細な説明は上記に述べた通りであるが、も
し、診断機能動作がｍクロックで完了するとすれば、こ
の場合の診断所要クロック数は（ｍ＋３＋機能ブロック
数）になる。これは本発明を使用しない場合で、動作ク
ロック毎に機能ブロックの誕生と比較を行ったとすると
（３＋機能ブロック数）×ｍとなることを比べて診断時
間が飛躍的に短縮されることを示している。特に、ｍが
十分大きいと、機能ブロック数をｆとした場合ｆ分の１
ぐらいの診断時間短縮が期待できる。
【００１３】
【発明の効果】以上説明したように、本発明は、機能回
路を複数に分割してできた機能ブロック毎に、その機能
ブロック内のすべてのフリップフロップのビットデータ
を動作クロックの度に累積演算する演算回路と、その演
算回路による演算結果を記憶するレジスタと、そのレジ
スタのデータを機能ブロックからの読み出し動作結果と
して出力する回路とを備えることにより、フリップフロ
ップの動作クロック毎の動作状態を確実に含んだデータ
として機能動作結果を診断することができ、かつ、診断
中の動作結果読出しと比較の回数を大幅に減らすことが
できる。例えば、診断クロック数が十分大きいと、分割
した機能ブロック数をｆとした場合、ｆ分の１ぐらいの
診断時間短縮が期待できる。また、診断クロック数をｍ
とした場合、正確値データメモリの容易を最大でｍ分の
１まで減らすこともできる。
路を複数に分割してできた機能ブロック毎に、その機能
ブロック内のすべてのフリップフロップのビットデータ
を動作クロックの度に累積演算する演算回路と、その演
算回路による演算結果を記憶するレジスタと、そのレジ
スタのデータを機能ブロックからの読み出し動作結果と
して出力する回路とを備えることにより、フリップフロ
ップの動作クロック毎の動作状態を確実に含んだデータ
として機能動作結果を診断することができ、かつ、診断
中の動作結果読出しと比較の回数を大幅に減らすことが
できる。例えば、診断クロック数が十分大きいと、分割
した機能ブロック数をｆとした場合、ｆ分の１ぐらいの
診断時間短縮が期待できる。また、診断クロック数をｍ
とした場合、正確値データメモリの容易を最大でｍ分の
１まで減らすこともできる。
【図１】本発明の全体回路の一実施例
【図２】図１に示した機能ブロックＡの回路図
【図３】図２に示した演算回路の実施例
【図４】図１および図２に示した一実施例の動作タイミ
ング
ング
【図５】従来技術の機能ブロック
【図６】従来技術の動作タイミング
１−Ａ，…，１−Ｈ 機能ブロック ２−Ａ，…，２−Ｈ バスドライバー ３ 診断シーケンスコントローラ ４ データメモリ ５ 比較回路 ６ レジスタ ７ クロックコントローラ １−Ａ１，…，１−Ａｎ フリップフロップ １−Ａ−１１ 演算回路 １−Ａ−１２ レジスタ １１−１，…，１１−ｎ ＥＸＯＲゲート １−Ａ−１，１−Ａ−１３ ＮＡＮＤゲート
Claims (1)
- 【請求項１】 それぞれ複数の機能回路を有し、選択的
に共通バスラインに接続される複数の機能ブロックと、
それぞれの前記機能ブロックに第１の制御信号を供給す
る制御回路と、前記複数の機能ブロックを順次選択しデ
ータを読出して予め用意された正解データと比較する比
較手段とを有し、前記機能ブロックは、第１の入力端が
前記複数の機能回路に接続された演算回路と、入力端が
前記演算回路の出力端に、出力端が前記演算回路の第２
の入力端に接続されたレジスタとを更に有しており、そ
れぞれの前記複数の機能回路は前記第１の制御信号に応
じてそれぞれ複数の出力信号を連続して出力し、前記レ
ジスタは前記第１の制御信号に応じて出力される前記演
算回路の出力を、前記第１の制御信号に応じてその記憶
データとして保持し、さらに前記演算回路の前記第２の
入力端および前記比較手段に供給することを特徴とする
電子回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336927A JP2820016B2 (ja) | 1993-12-28 | 1993-12-28 | 電子回路 |
| US08/365,451 US5541936A (en) | 1993-12-28 | 1994-12-28 | Diagnostic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336927A JP2820016B2 (ja) | 1993-12-28 | 1993-12-28 | 電子回路 |
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|---|---|
| JPH07198782A JPH07198782A (ja) | 1995-08-01 |
| JP2820016B2 true JP2820016B2 (ja) | 1998-11-05 |
Family
ID=18303922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5336927A Expired - Fee Related JP2820016B2 (ja) | 1993-12-28 | 1993-12-28 | 電子回路 |
Country Status (2)
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-
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1994
- 1994-12-28 US US08/365,451 patent/US5541936A/en not_active Expired - Lifetime
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