JPH04158280A

JPH04158280A - 半導体集積回路

Info

Publication number: JPH04158280A
Application number: JP2283904A
Authority: JP
Inventors: Katsuyuki Tanaka; 克幸田中
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-10-22
Filing date: 1990-10-22
Publication date: 1992-06-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体集積回路に関し、特にテスト回路を内蔵
する半導体集積回路に関する。

〔従来の技術〕

第３図は従来の半導体集積回路の一例のブロック図で、
入力端子２３．２４は、テストモード設定入力端子であ
り、デコーダ回路３に入力している。デコーダ回路３で
発生した信号は、半導体集積回路３０ｂの内部の被テス
ト回路１７．１８をテストモードの状態に設定する信号
として用いる。

２０は内部データバスであり、データ入出力端子１５に
接続されている。

テストモード設定入力端子２３．２４から入力された信
号をデコーダ回路３に入力する。

デコーダ回路３は、入力された信号からテストの対象と
なる被テスト回路を選択する信号を発生する。

デコーダ回路３で発生した信号は、被テスト回路として
回路１７および回路１８のいずれかを選択する。

以後は、被テスト回路として回路１７が選択された場合
について述べる。

回路１７には、テストを行うためのデータが内部データ
バス１２０を経由してデータ入出力端子１５より入力さ
れる。前記入力データにより回路１７のテストを行う。

テスト結果データは、内部データバス２０を経由してデ
ータ入出力端子１５より出力される。

回路１８が選択された場合には、前述の説明において、
回路１７を回路１８と書き換えればよい。

回路１７及び、回路１８のテスト結果データは、複数の
ビットで構成されたデータとしてデータ入力端子１５よ
り出力されていた。

〔発明が解決しようとする課題〕

上述した従来の半導体集積回路のテスト回路では、選択
された回路のテスト結果データは、複数のビットで構成
されていたデータとして出されていた。

そのため、テストを行うたびに、複数のビットで構成さ
れているテスト結果データの確認が必要となるという欠
点があった。

〔課題を解決するための手段〕

本発明の半導体集積回路は、複数の被テスト回路から任
意の回路を選択するためのデータを保持する被テスト回
路制御レジスタと、該被テスト回路制御レジスタに保持
したデータを入力として前記被テスト回路を選択するた
めの複数の制御信号をデコーダ出力信号として出力する
デコーダ回路と、前記デコーダ出力信号で入出力を他の
回路と切り離す制御をおこなう切換回路と、前記被テス
ト回路にそれぞれ設けられたテスト結果データを記憶す
るレジスタと、テスト結果データの期待値を記憶するレ
ジスタと、前記テスト結果データとテスト結果データの
期待値を比較するための比較回路とを有し、前記デコー
ダ出力信号で前記切換回路を制御し、前記被テスト回路
の入出力を他の回路と切り離すことによって独立した回
路として動作させるテスト回路を有して構成されている
。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例のブロック図で、信号Ｓ
１は半導体集積回路３０の内部の複数の被テスト回路６
，８，１０．１２をテストモードの状態に設定する信号
であり、信号Ｓ２は内部データバス２０に接続されたレ
ジスタにデータを書き込むための書込信号である。

信号Ｓ３は選択制御レジスタｌへデータを書き込むため
の書込信号である。

信号ＳＩＯは期待値記憶レジスタ２ヘデータを書き込む
ための書込信号である。

２０は内部データバスであり、データ入出力端子１５に
接続されている。信号Ｓ３が“°１”の時に内部データ
バス２０を経由してデータ入出力端子１５より選択制御
レジスタｌにデータが書き込まれ、信号ＳＩＯが“１パ
の時に内部データバス２０を経由してテストの対象とな
る回路のテスト結果データの期待値がデータ入出力端子
１５より期待値記憶レジスタ２に書き込まれる。

レジスタｌのデータはデコーダ３に入力され、デコーダ
３で被テスト回路を回路Ａ〜Ｃである６、８．１０．１
２より選択するための信号を発生させる。

また、切換回路１６は、デコーダ３で発生した信号によ
り、選択された回路の入出力を他の回路から切り放す制
御を行う。

回路６，８，１０．１２はテスト結果を記憶するための
レジスタ５，７，９．１１をそれぞれ持ち、デコーダ３
で発生した信号により選択された回路を入出力が独立し
た回路として動作させることができる。

デコーダ３で発生した信号により選択された被テスト回
路のテストを行うためのデータは、内部データバス２０
を経由してデータ入出力端子１５より入力される。

以後、回路６が選択された場合について述べる。回路６
をテストするために入力されたデータによりテストが行
われる。

テストの結果得られたテスト結果データは、テスト結果
を記憶するレジスタ５に記憶される。そして、選択され
た回路のテスト結果データは、内部データバス２０を経
由して比較回路４に入力される。

また、比較回路４には、テストの対象となった回路の期
待値を記憶しているレジスタ２のデータも入力されてい
る。

比較口Ｎ４は、入力されたデータの一致・不一致の比較
経過データを１ビツトのデータに圧縮し出力端子Ｔより
外部に出力する。

回路のテスト結果データが、１ビツトに圧縮された状態
で出力端子Ｔより出力されることにより、回路動作の良
・否の確認作業が容易となる。

また、被テスト回路のテスト結果を記憶しているレジス
タらのデータは、比較回路４に入力されると同時に内部
データバス２０を経由してデータ入出力端子１５よりそ
のまま外部に出力することができる。

そのため、出力端子Ｔより出力されたデータを記憶する
ことにより、被テスト回路の詳細な動作確認ができる。

回路８をテストするときには、上記回路６の動作説明に
おいてテスト結果データを記憶するレジスタ５がレジス
タ７となり、回路１０のときには、レジスタ９に、回路
１２のときには、レジスタ１１と書き換えるだけでよい
。

第２図は本発明の第２の実施例を示すブロック図で、第
１の実施例との相違点は、テスト回路を制御する選択制
御レジスタ１ａの下位２ビツトがデコーダ３に入力され
、最上位ビットＳ２１をセレクタ１４の制御信号として
用いる構成となる。

セレクタ１４は被テスト回路のテスト結果データを比較
回路４に入力するか、外部データバス２２にそのまま出
力するかを制御する。

本実施例により、被テスト回路のテスト結果データの出
力形式を用途に応じて選択できる利点がある。

〔発明の効果〕

以上説明したように本発明は、テスト回路制御する選択
ｉ＃制御レジスタに記憶するデータを書き換えることに
より、被テスト回路を任意に選択できる。

被テスト回路のテスト結果データとその回路のテスト結
果データの期待値を記憶したレジスタのデータとの一致
・不一致を判定し、１ビツトのデータに圧縮して出力端
子から出力できるため、複数のビットで構成されるテス
ト結果データではなく、１ビツトのテスト結果データと
してテスト結果を容易に確認できる効果がある。

また、被テスト回路のテスト結果データを記憶している
レジスタのデータをそのまま出力端子から外部に出力し
記録することにより、被テスト回路の動作を１つの独立
した回路として確認することができる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のブロック図、第３図は従来の半
導体累積回路の一例のブロック図である。１、ｌａ・・・選択制御レジスタ、２，２ａ・・・期待
値記憶レジスタ、３・・・デコーダ、４・・・比較回路
、５．７，９．１１・・・レジスタ、６・・・回路Ａ、
８・・・回路Ｂ、１０・・・回路Ｃ１１２・・・回路Ｄ
、１４・・・セレクタ、１５・・・データ入出力端子、
１６・・・切換回路、Ｓｌ・・・テストモード信号、Ｓ
２・・・書込信号、Ｓ３・・・制御レジスタ書込信号、
Ｓ４・・・制御レジスタ出力信号、Ｓ５・・・デコーダ
出力信号（０）、Ｓ６・・・デコーダ出力信号（１）、
Ｓ７・・・デコーダ出力信号（２）、Ｓ８・・・デコー
ダ出力信号（３）、Ｓ９・・・記憶レジスタ書込イネー
ブル信号、Ｓ１０・・・記憶レジスタ書込信号、Ｓｌｌ
・・・レジスタ出力信号、Ｓ１２・・・Ｂレジスタ出力
信号、Ｓ１３・・・Ｃレジスタ出力信号、Ｓ１４・・・
Ｄレジスタ出力信号、Ｓ１５・・・テスト結果比較入力
信号、Ｓ１６・・・記憶レジスタ書込データ、Ｓ１７・
・・記憶レジスタ出力信号、Ｓ１８・・・制御レジスタ
書込データ、Ｓ１９・・・比較出力データ、２０・・・
内部データ／＜ス、２１・・・制御レジスタの最上位ビ
ット、２２・・・外部データバス。

Claims

【特許請求の範囲】

複数の被テスト回路から任意の回路を選択するためのデ
ータを保持する被テスト回路制御レジスタと、該被テス
ト回路制御レジスタに保持したデータを入力として前記
被テスト回路を選択するための複数の制御信号をデコー
ダ出力信号として出力するデコーダ回路と、前記デコー
ダ出力信号で入出力を他の回路と切り離す制御をおこな
う切換回路と、前記被テスト回路にそれぞれ設けられた
テスト結果データを記憶するレジスタと、テスト結果デ
ータの期待値を記憶するレジスタと、前記テスト結果デ
ータとテスト結果データの期待値を比較するための比較
回路とを有し、前記デコーダ出力信号で前記切換回路を
制御し、前記被テスト回路の入出力を他の回路と切り離
すことによつて独立した回路として動作させるテスト回
路を有することを特徴とする半導体集積回路。