JPH0666892A - 半導体論理集積回路 - Google Patents
半導体論理集積回路Info
- Publication number
- JPH0666892A JPH0666892A JP4099056A JP9905692A JPH0666892A JP H0666892 A JPH0666892 A JP H0666892A JP 4099056 A JP4099056 A JP 4099056A JP 9905692 A JP9905692 A JP 9905692A JP H0666892 A JPH0666892 A JP H0666892A
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- Japan
- Prior art keywords
- test
- signal
- selector
- latch
- test input
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【構成】ｍビットのテスト入力シーケンス信号ＳＩＳを
入力するセレクタ２，ラッチ２のセレクタ・ラッチ部１
３と、そのラッチ出力をそれぞれ入力しテスト入力パラ
レル信号ＳＩＰを出力するｎケの２ポートＲＡＭ４と、
それらの動作を制御する制御信号ＳＳ，ＳＬ，ＳＣＶを
出力するコントロール回路１２を有するテスト入力信号
シーケンス・パラレル変換部７を、従来のテスト入力信
号端Ｔ１とテスト入力節点ＮＴの間に挿入している。 【効果】被テスト回路であるマクロセルの機能検査に要
していた入力端子数を減らすことができ、それはマクロ
セルの数が増えるほど効果が大きくなる。
入力するセレクタ２，ラッチ２のセレクタ・ラッチ部１
３と、そのラッチ出力をそれぞれ入力しテスト入力パラ
レル信号ＳＩＰを出力するｎケの２ポートＲＡＭ４と、
それらの動作を制御する制御信号ＳＳ，ＳＬ，ＳＣＶを
出力するコントロール回路１２を有するテスト入力信号
シーケンス・パラレル変換部７を、従来のテスト入力信
号端Ｔ１とテスト入力節点ＮＴの間に挿入している。 【効果】被テスト回路であるマクロセルの機能検査に要
していた入力端子数を減らすことができ、それはマクロ
セルの数が増えるほど効果が大きくなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体論理集積回路に関
し、特に内部のマクロ・セルの機能テストに関する。
し、特に内部のマクロ・セルの機能テストに関する。
【０００２】
【従来の技術】従来の論理集積回路内のマクロ・セルの
機能テストは図３に示すように、セレクタ５とマクロ・
セル６を有する被テスト回路１４のテストデータ入力端
ＴＩＮとテストデータ出力端ＯＵＴは、論理集積回路１
ｂの外部のＩＣテスタのテスト信号部と判定部にそれぞ
れｎケのテスト入力端子Ｔ１〜Ｔｎと、一ケのテスト出
力端子ＴＯを介して接続される。
機能テストは図３に示すように、セレクタ５とマクロ・
セル６を有する被テスト回路１４のテストデータ入力端
ＴＩＮとテストデータ出力端ＯＵＴは、論理集積回路１
ｂの外部のＩＣテスタのテスト信号部と判定部にそれぞ
れｎケのテスト入力端子Ｔ１〜Ｔｎと、一ケのテスト出
力端子ＴＯを介して接続される。
【０００３】すなわち各ｍビットのｎケのテスト入力パ
ラレル信号ＳＩＰは論理集積回路１ｂの入力端子Ｔｉ
（ｉ＝１〜ｎ）からテスト節点ＮＴを介して被テスト回
路１４のセレクタ５の入力端ＩＴＮに供給され、またｍ
ビットのテスト出力信号ＳＴＯはマクロ・セル６の出力
端ＯＵＴからテスト出力信号線１１を介して論理集積回
路１ｂの出力端子ＴＯに接続するＩＣテスタの判定部に
供給されて、マクロ・セル６の機能テストが行われてい
る。
ラレル信号ＳＩＰは論理集積回路１ｂの入力端子Ｔｉ
（ｉ＝１〜ｎ）からテスト節点ＮＴを介して被テスト回
路１４のセレクタ５の入力端ＩＴＮに供給され、またｍ
ビットのテスト出力信号ＳＴＯはマクロ・セル６の出力
端ＯＵＴからテスト出力信号線１１を介して論理集積回
路１ｂの出力端子ＴＯに接続するＩＣテスタの判定部に
供給されて、マクロ・セル６の機能テストが行われてい
る。
【０００４】ここで、セレクタ５は制御端Ｓに供給され
るセレクト制御信号Ｓ７によって、通常モード時には通
常入力信号ＳＲＩをまた、テストモード時にはテスト入
力パラレル信号ＳＩＰを選択する。
るセレクト制御信号Ｓ７によって、通常モード時には通
常入力信号ＳＲＩをまた、テストモード時にはテスト入
力パラレル信号ＳＩＰを選択する。
【０００５】
【発明が解決しようとする課題】この従来の半導体論理
集積回路では、外部端子に接線される信号線数は被テス
ト回路が有する入出力端の数だけ必要とするので、通常
の使用状態で使用する端子数を制限したり、あるいは全
体の端子数が増加するなどの問題があった。
集積回路では、外部端子に接線される信号線数は被テス
ト回路が有する入出力端の数だけ必要とするので、通常
の使用状態で使用する端子数を制限したり、あるいは全
体の端子数が増加するなどの問題があった。
【０００６】
【課題を解決するための手段】本発明の半導体論理集積
回路は、外部のＩＣテスタからテスト入力シーケンス信
号を入力してｎ個に分岐・振分けるセレクタと前記ｎ個
のセレクト信号をそれぞれ保持するラッチとを有するセ
レクタ・ラッチ部と、前記ラッチのｎ個の信号をそれぞ
れ一時記憶しておきテスト入力パラレル信号を出力する
ｎ個の２ポートＲＡＭとを有するテスト入力信号シーケ
ンス・パラレル変換部と、前記テスト入力パラレル信号
と通常入力信号とをセレクト制御信号を入力してモード
に対応して選択するセレクタと該セレクタの選択した出
力信号を入力して論理処理をし出力端子を介して外部に
出力信号を出力するテスト対象のマクロ・セルとを有す
る被テスト回路とを含んで構成されている。
回路は、外部のＩＣテスタからテスト入力シーケンス信
号を入力してｎ個に分岐・振分けるセレクタと前記ｎ個
のセレクト信号をそれぞれ保持するラッチとを有するセ
レクタ・ラッチ部と、前記ラッチのｎ個の信号をそれぞ
れ一時記憶しておきテスト入力パラレル信号を出力する
ｎ個の２ポートＲＡＭとを有するテスト入力信号シーケ
ンス・パラレル変換部と、前記テスト入力パラレル信号
と通常入力信号とをセレクト制御信号を入力してモード
に対応して選択するセレクタと該セレクタの選択した出
力信号を入力して論理処理をし出力端子を介して外部に
出力信号を出力するテスト対象のマクロ・セルとを有す
る被テスト回路とを含んで構成されている。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のブロック図である。
論理集積回路１は、ｍビットのテスト入力シーケンス信
号ＳＩＳを入力するセレクタ２，ラッチ２のセレクタ・
ラッチ部１３と、そのラッチ出力をそれぞれ入力しテス
ト入力パラレル信号ＳＩＰを出力するｎケの２ポートＲ
ＡＭ４と、それらの動作を制御する制御信号ＳＳ，Ｓ
Ｌ，ＳＣＶを出力するコントロール回路１２を有するテ
スト入力信号シーケンス・パラレル変換部７を、従来の
テスト入力信号端Ｔ１とテスト入力節点ＮＴとの間に挿
入している。
る。図１は本発明の第１の実施例のブロック図である。
論理集積回路１は、ｍビットのテスト入力シーケンス信
号ＳＩＳを入力するセレクタ２，ラッチ２のセレクタ・
ラッチ部１３と、そのラッチ出力をそれぞれ入力しテス
ト入力パラレル信号ＳＩＰを出力するｎケの２ポートＲ
ＡＭ４と、それらの動作を制御する制御信号ＳＳ，Ｓ
Ｌ，ＳＣＶを出力するコントロール回路１２を有するテ
スト入力信号シーケンス・パラレル変換部７を、従来の
テスト入力信号端Ｔ１とテスト入力節点ＮＴとの間に挿
入している。
【０００８】次にブロックの動作を説明する。外部のＩ
Ｃテスタからテスト入力端Ｔ１を介して入力したｍビッ
トのテスト入力シーケンス信号ＳＩＳは、セレクタ・ラ
ッチ部１３のセレクタ２によってｉ（ｉ＝１〜ｎ）に振
り分けられ、次のラッチ３に１〜ｎの順にラッチされ
る。
Ｃテスタからテスト入力端Ｔ１を介して入力したｍビッ
トのテスト入力シーケンス信号ＳＩＳは、セレクタ・ラ
ッチ部１３のセレクタ２によってｉ（ｉ＝１〜ｎ）に振
り分けられ、次のラッチ３に１〜ｎの順にラッチされ
る。
【０００９】全てのラッチ３への入力が完了すると、そ
の内容をｎケの２ポートＲＡＭ４に書き込む。各２ポー
トＲＡＭ４に書き込まれてシーケンスからパラレルに変
換されたテスト入力パラレル信号ＳＩＰは、随時、読み
出すことが出来、マクロ・セル６に入力される。セレク
タ５はマクロ・セル６の通常モード時と機能テストモー
ド時とを振り分けるものでセレクト信号Ｓ７により、通
常入力信号線８とテスト時のテスト入力信号線９を選択
する。
の内容をｎケの２ポートＲＡＭ４に書き込む。各２ポー
トＲＡＭ４に書き込まれてシーケンスからパラレルに変
換されたテスト入力パラレル信号ＳＩＰは、随時、読み
出すことが出来、マクロ・セル６に入力される。セレク
タ５はマクロ・セル６の通常モード時と機能テストモー
ド時とを振り分けるものでセレクト信号Ｓ７により、通
常入力信号線８とテスト時のテスト入力信号線９を選択
する。
【００１０】マクロ・セル６の出力信号は通常またはテ
ストモードによって通常出力信号ＳＲＯは通常出力信号
線１０に、またテスト出力信号ＳＴＯはテスト出力信号
線１１を介して外部へのＩＣテスタの判定部に接続され
ているテスト信号出力端子Ｔ２に供給される。それらの
各ブロックの動作はコントロール回路部１２からの制御
信号ＳＳ，ＳＬ，ＳＣＶ，ＳＭによって制御される。な
お、複数の被テスト回路をテストする場合も同様であ
る。
ストモードによって通常出力信号ＳＲＯは通常出力信号
線１０に、またテスト出力信号ＳＴＯはテスト出力信号
線１１を介して外部へのＩＣテスタの判定部に接続され
ているテスト信号出力端子Ｔ２に供給される。それらの
各ブロックの動作はコントロール回路部１２からの制御
信号ＳＳ，ＳＬ，ＳＣＶ，ＳＭによって制御される。な
お、複数の被テスト回路をテストする場合も同様であ
る。
【００１１】図２は本発明の第２の実施例のブロック図
である。本実施例の論理集積回路１ａでは前述の第１の
実施例のブロックに加え、出力期待値を記憶しておくた
めの２ポートＲＡＭ４Ｄが付加されており、セレクタ・
ラッチ部１３ａで被テスト回路１４の入力信号を振り分
けるのと同時に、出力期待値を２ポートＲＡＭ４Ｄに書
き込む。テスト入力節点ＮＴＵを介して被テスト回路１
４に与えられたテスト入力パラレル信号ＳＴＰより得ら
れたテスト出力信号ＳＴＯを比較回路１５を用いて２ポ
ートＲＡＭ４Ｄに書き込まれている期待値ＳＥと比較を
行い、その結果の比較出力信号ＳＣＯを比較出力信号線
２０を介してテスト信号出力端子Ｔ２に供給する。
である。本実施例の論理集積回路１ａでは前述の第１の
実施例のブロックに加え、出力期待値を記憶しておくた
めの２ポートＲＡＭ４Ｄが付加されており、セレクタ・
ラッチ部１３ａで被テスト回路１４の入力信号を振り分
けるのと同時に、出力期待値を２ポートＲＡＭ４Ｄに書
き込む。テスト入力節点ＮＴＵを介して被テスト回路１
４に与えられたテスト入力パラレル信号ＳＴＰより得ら
れたテスト出力信号ＳＴＯを比較回路１５を用いて２ポ
ートＲＡＭ４Ｄに書き込まれている期待値ＳＥと比較を
行い、その結果の比較出力信号ＳＣＯを比較出力信号線
２０を介してテスト信号出力端子Ｔ２に供給する。
【００１２】本実施例では、ＲＡＭ４Ｄに出力期待値を
も記憶しておくので、テスト出力結果との比較を行うこ
とによって外部のテスト判定部が不要となり、被テスト
回路が複数でも出力端子は１本でもよくなり、入力，出
力とも端子数が低減できる。
も記憶しておくので、テスト出力結果との比較を行うこ
とによって外部のテスト判定部が不要となり、被テスト
回路が複数でも出力端子は１本でもよくなり、入力，出
力とも端子数が低減できる。
【００１３】
【発明の効果】以上説明したように本発明は、被テスト
回路であるマクロ・セルの機能検査に要していた入力端
子数を減らすことができ、それはマクロ・セルの数が増
えるほど効果が大きくなる。
回路であるマクロ・セルの機能検査に要していた入力端
子数を減らすことができ、それはマクロ・セルの数が増
えるほど効果が大きくなる。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】従来の半導体論理集積回路の一例のブロック図
である。
である。
１，１ａ 集積回路装置 ２ セレクタ回路 ３ ラッチ回路 ４，４Ｄ，４Ｕ ２ポートＲＡＭ ５ セレクタ ６ マクロ・セル ７，７ａ テスト入力信号シーケンス・パラレル変換
部 Ｓ７ セレクト制御信号 ８ 通常入力信号線 ９ テスト入力信号線 １０ 通常出力信号線 １１ テスト出力信号線 １２，１２ａ コントロール回路 １３，１３ａ セレクタ・ラッチ回路 １４ 被テスト回路 １５ 比較回路 １６ 比較出力信号線 ＮＴ，ＮＴＤ，ＮＴＵ テスト入力節点 ＳＣＯ 比較出力信号 ＳＩＳ，ＳＩＳａ テスト入力シーケンス信号 ＳＬ，ＳＬａ ラッチ制御信号 ＳＳ，ＳＳａ セレクト制御信号 ＳＲＯ 通常出力信号 ＳＴＯ テスト出力信号 Ｔ１ テスト信号入力端子 Ｔ２ テスト信号出力端子
部 Ｓ７ セレクト制御信号 ８ 通常入力信号線 ９ テスト入力信号線 １０ 通常出力信号線 １１ テスト出力信号線 １２，１２ａ コントロール回路 １３，１３ａ セレクタ・ラッチ回路 １４ 被テスト回路 １５ 比較回路 １６ 比較出力信号線 ＮＴ，ＮＴＤ，ＮＴＵ テスト入力節点 ＳＣＯ 比較出力信号 ＳＩＳ，ＳＩＳａ テスト入力シーケンス信号 ＳＬ，ＳＬａ ラッチ制御信号 ＳＳ，ＳＳａ セレクト制御信号 ＳＲＯ 通常出力信号 ＳＴＯ テスト出力信号 Ｔ１ テスト信号入力端子 Ｔ２ テスト信号出力端子
Claims (2)
- 【請求項１】 外部のＩＣテスタからテスト入力シーケ
ンス信号を入力してｎ個に分岐・振分けるセレクタと前
記ｎ個のセレクト信号をそれぞれ保持するラッチとを有
するセレクタ・ラッチ部と、前記ラッチのｎ個の信号を
それぞれ一時記憶しておきテスト入力パラレル信号を出
力するｎ個の２ポートＲＡＭとを有するテスト入力信号
シーケンス・パラレル変換部と、前記テスト入力パラレ
ル信号と通常入力信号とをセレクト制御信号を入力して
モードに対応して選択するセレクタと該セレクタの選択
した出力信号を入力して論理処理をし出力端子を介して
外部に出力信号を出力するテスト対象のマクロ・セルと
を有する被テスト回路とを含むことを特徴とする半導体
論理集積回路。 - 【請求項２】 テスト入力信号シーケンス・パラレル変
換部は被テスト回路のテスト出力信号の期待値を一時記
憶するｎ個の２ポートＲＡＭを有し、前記被テスト回路
のテスト出力端とテスト出力信号端子との間に前記期待
値およびテスト出力信号とを入力して比較出力信号を出
力する比較回路を挿入したことを特徴とする半導体論理
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099056A JP2890971B2 (ja) | 1992-04-20 | 1992-04-20 | 半導体論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099056A JP2890971B2 (ja) | 1992-04-20 | 1992-04-20 | 半導体論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0666892A true JPH0666892A (ja) | 1994-03-11 |
| JP2890971B2 JP2890971B2 (ja) | 1999-05-17 |
Family
ID=14237009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4099056A Expired - Fee Related JP2890971B2 (ja) | 1992-04-20 | 1992-04-20 | 半導体論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2890971B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5527158A (en) * | 1990-10-01 | 1996-06-18 | Copeland Corporation | Scroll machine with overheating protection |
-
1992
- 1992-04-20 JP JP4099056A patent/JP2890971B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5527158A (en) * | 1990-10-01 | 1996-06-18 | Copeland Corporation | Scroll machine with overheating protection |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2890971B2 (ja) | 1999-05-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990126 |
|
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