JP2000147057A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 ディジタル回路のテスト時に、より少ない外
部入出力ピン数でもって外部のテスタと接続すること。 【解決手段】 ディジタル回路でできたマクロセルであ
るＲＡＭ３のテスト時に、ＡＳＩＣ１１の１本の外部入
力ピンを介して外部のテスタから多値信号のアナログテ
スト信号を入力し、その入力されたテスト信号をＡ／Ｄ
変換回路４により二値信号のディジタルテスト信号に変
換し、そのディジタルテスト信号をＲＡＭ３に一旦書き
込んだ後に読み出し、その読み出されたテスト信号をＤ
／Ａ変換回路６により再び多値信号のアナログテスト信
号に変換し、そのアナログ変換されたテスト信号をアナ
ログスイッチ７により内部信号と切り替えてＡＳＩＣ１
１の１本の外部出力ピンよりテスタへ出力することによ
り、ＲＡＭ３のテスト信号を入出力するために必要な外
部入出力ピンをそれぞれ１本とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にランダムアクセスメモリ（以下、ＲＡＭとす
る）、読み出し専用メモリ（以下、ＲＯＭとする）、中
央処理装置（以下、ＣＰＵとする）およびその周辺回路
等のディジタル回路よりなる機能マクロセルを内蔵した
エンベッデッド・セル・アレイ（以下、ＥＣＡとする）
やセルベースＩＣ（集積回路）等の特定用途向けＩＣ
（以下、ＡＳＩＣ（アプリケーション・スペシフィック
ＩＣ）とする）に適用して好適な回路に関する。

【０００２】

【従来の技術】近年、コンピュータを用いたシステムの
小型化、低コスト化、高信頼度化および開発期間の短縮
化を図るため、ＡＳＩＣの重要性がますます高まってい
る。特に、プロセス技術の進展に伴うデバイスの微細
化、高集積化、およびセルベースやＥＣＡ等のＡＳＩＣ
技術の進展に伴い、メモリ、アナログ回路、ＣＰＵコア
およびその周辺回路等の高機能の回路を、ディジタル回
路で構成されたマクロセルとして１チップ上に形成する
ことができるようになり、いわゆるシステムオンシリコ
ンを実現するデバイスの開発が可能になってきている。

【０００３】従来、このようなマクロセルを有するＡＳ
ＩＣでは、各マクロセルに対してテストを行う場合、各
マクロセルの全入力ピンおよび全出力ピンをＡＳＩＣの
外部入力ピンおよび外部出力ピンに接続し、各マクロセ
ルを個別にテスト対象とする。そしてテスト対象となっ
たマクロセルの入力ピンにＡＳＩＣの外部入力ピンを介
してテスタからディジタル信号よりなるテスト信号を直
接入力し、そのマクロセルの出力ピンから出力されたデ
ィジタル信号をＡＳＩＣの外部出力ピンを介してテスタ
に直接出力し、その出力信号が期待値に一致するか否か
を調べている。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
ＡＳＩＣでは、外部のテスタから入力される信号および
そのテスタに返される信号がともにディジタル信号、す
なわち二値信号であるため、テスト時に各マクロセルの
入出力ピンをＡＳＩＣの外部入出力ピンに個々に接続し
なければならず、マクロセルの数が多いと、外部とのテ
スト信号の入出力に使用可能な、ＡＳＩＣの外部入出力
ピンの数が不足してしまい、全てのマクロセルを個別に
テスト対象とすることができないという問題点があっ
た。

【０００５】本発明は、上記問題点を解決するためにな
されたもので、ディジタル回路のテスト時に、より少な
い外部入出力ピン数でもって外部のテスタと接続するこ
とが可能な半導体集積回路を得ることを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、テスト対象となるディジタル回路と、テ
スト時に外部よりアナログ信号よりなるテスト信号（以
下、アナログテスト信号とする）が入力される外部入力
ピンと、前記外部入力ピンより入力されたテスト信号を
ディジタル信号よりなるテスト信号（以下、ディジタル
テスト信号とする）に変換するＡ／Ｄ変換回路と、前記
ディジタル回路に、前記Ａ／Ｄ変換回路によりディジタ
ル変換されたテスト信号と内部信号とを切り替えて供給
する切り替え回路と、を具備する。

【０００７】この発明によれば、テスト時に外部から外
部入力ピンを介して多値信号のアナログテスト信号が入
力され、その入力されたテスト信号がＡ／Ｄ変換回路に
より二値信号のディジタルテスト信号に変換され、その
ディジタル変換されたテスト信号が切り替え回路により
内部信号と切り替えられてテスト対象となるディジタル
回路に供給される。

【０００８】つぎの発明は、テスト対象となるディジタ
ル回路と、前記ディジタル回路より出力されたディジタ
ルテスト信号をアナログテスト信号に変換するＤ／Ａ変
換回路と、テスト時に外部へアナログテスト信号を出力
する外部出力ピンと、前記外部出力ピンに、前記Ｄ／Ａ
変換回路によりアナログ変換されたテスト信号と内部信
号とを切り替えて供給する切り替え回路と、を具備す
る。

【０００９】この発明によれば、テスト時にテスト対象
となるディジタル回路より二値信号のディジタルテスト
信号が出力され、その出力されたテスト信号がＤ／Ａ変
換回路により多値信号のアナログテスト信号に変換さ
れ、そのアナログ変換されたテスト信号が切り替え回路
により内部信号と切り替えられて外部出力ピンに供給さ
れ、アナログテスト信号が外部へ出力される。

【００１０】つぎの発明は、テスト対象となるディジタ
ル回路と、テスト時に外部よりアナログテスト信号が入
力される外部入力ピンと、前記外部入力ピンより入力さ
れたテスト信号をディジタルテスト信号に変換するＡ／
Ｄ変換回路と、前記ディジタル回路に、前記Ａ／Ｄ変換
回路によりディジタル変換されたテスト信号と内部信号
とを切り替えて供給する第１の切り替え回路と、前記デ
ィジタル回路より出力されたディジタルテスト信号をア
ナログテスト信号に変換するＤ／Ａ変換回路と、テスト
時に外部へアナログテスト信号を出力する外部出力ピン
と、前記外部出力ピンに、前記Ｄ／Ａ変換回路によりア
ナログ変換されたテスト信号と内部信号とを切り替えて
供給する第２の切り替え回路と、を具備する。

【００１１】この発明によれば、テスト時に外部から外
部入力ピンを介して多値信号のアナログテスト信号が入
力され、その入力されたテスト信号がＡ／Ｄ変換回路に
より二値信号のディジタルテスト信号に変換され、その
ディジタル変換されたテスト信号が第１の切り替え回路
により内部信号と切り替えられてテスト対象となるディ
ジタル回路に供給され、そのディジタル回路よりディジ
タルテスト信号が出力され、その出力されたテスト信号
がＤ／Ａ変換回路により再び多値信号のアナログテスト
信号に変換され、そのアナログ変換されたテスト信号が
第２の切り替え回路により内部信号と切り替えられて外
部出力ピンに供給され、アナログテスト信号が外部へ出
力される。

【００１２】

【発明の実施の形態】以下、添付の図面を参照して、こ
の発明にかかる半導体集積回路の実施の形態を詳細に説
明する。

【００１３】実施の形態１．図１は、本発明の実施の形
態１にかかる半導体集積回路の要部を示すブロック図で
ある。半導体集積回路の一例であるＡＳＩＣ１は、内部
ロジック回路２、ディジタル回路よりなるマクロセルの
一例であるＲＡＭ３、Ａ／Ｄ変換回路４、ディジタルテ
スト信号と内部信号との切り替えを行う切り替え回路で
あるセレクタ回路５、およびセレクタ回路２１を備えて
いる。ＡＳＩＣ１は、テスト時には、ＡＳＩＣ１の外部
入力ピンおよび外部出力ピンを介してテスタ（図示省
略）に接続され、テスタによりＲＡＭ３のテストパター
ンを有するアナログテスト信号を入力され、ディジタル
テスト信号を出力する。

【００１４】Ａ／Ｄ変換回路４は、ＡＳＩＣ１の外部入
力ピンより入力され、アナログ信号の入力ピンＡＩＮに
入力されたアナログテスト信号を、ディジタルテスト信
号に変換し、ディジタル信号の出力ピンＢｎ〜Ｂ０より
出力する。このディジタル変換により多値信号よりなる
テスト信号は、ＲＡＭ３が取り扱う、すなわちＲＡＭ３
が記憶するのに適した二値信号よりなるテスト信号に変
換される。

【００１５】第１のセレクタ回路５は、ＲＡＭ３のデー
タ入力ピンＤＩｎ〜ＤＩ０に、ＡＳＩＣ１の通常動作時
には内部ロジック回路２から出力された内部信号を転送
し、一方テスト時にはＡ／Ｄ変換回路４から出力された
ディジタルテスト信号を転送する。第１のセレクタ回路
５は、通常は内部信号を選択し、セレクト信号が入力さ
れるとディジタルテスト信号を選択するようになってい
る。ここでセレクト信号は、例えばＡＳＩＣ１の他の外
部入力ピンを介してテスタ（図示省略）から直接供給さ
れる。

【００１６】第２のセレクタ回路２１は、ＡＳＩＣ１の
外部出力ピンに、ＡＳＩＣ１の通常動作時には内部ロジ
ック回路２の内部信号を転送し、一方テスト時には例え
ばＲＡＭ３のデータ出力ピンＤＯｎ〜ＤＯ０から出力さ
れたディジタルテスト信号を転送する。特に限定しない
が図示例では、第２のセレクタ回路２１は、内部ロジッ
ク回路２に内蔵されている。第２のセレクタ回路２１
も、第１のセレクタ回路５と同様に、通常は内部信号を
選択し、前記セレクト信号が入力されるとディジタルテ
スト信号を選択するようになっている。

【００１７】ＲＡＭ３において、Ａｍ〜Ａ０はアドレス
信号の入力ピン、ＷＥはライトイネーブル信号の入力ピ
ン、およびＣＥはチップイネーブル信号の入力ピンであ
る。なおＡＳＩＣ１の通常動作時には、ＲＡＭ３は、そ
のデータ出力ピンＤＯｎ〜ＤＯ０から内部ロジック回路
２に内部信号を出力する。

【００１８】つぎに、上記構成のＡＳＩＣ１の作用につ
いて説明する。ＡＳＩＣ１のテスト時には、ＡＳＩＣ１
の外部入力ピンおよび外部出力ピンは外部のテスタに接
続される。そしてＲＡＭ３のテスト時には、テスタから
ＲＡＭ３単体の入力テストパターンよりなるアナログテ
スト信号が出力され、そのテスト信号は例えばＡＳＩＣ
１の単一の外部入力ピンを介してＡＳＩＣ１に入力され
る。ＡＳＩＣ１に入力されたアナログテスト信号は、Ａ
／Ｄ変換回路４により所定のビット数のディジタルテス
ト信号に変換される。そのディジタルテスト信号は第１
のセレクタ回路５を介してＲＡＭ３に転送される。その
際第１のセレクタ回路５は、セレクト信号により内部信
号ではなく、テスト信号を選択するようになっている。

【００１９】ＲＡＭ３に転送されたディジタルテスト信
号は、ＲＡＭ３の、アドレス信号（図示省略）により指
定されたアドレスに一旦書き込まれた後、読み出され、
第２のセレクタ回路２１へ転送される。第２のセレクタ
回路２１は、セレクト信号により内部信号ではなく、テ
スト信号を選択して、ＡＳＩＣ１の外部出力ピンに供給
するようになっている。

【００２０】テスタは、ＡＳＩＣ１から出力されたディ
ジタルテスト信号と期待値とを比較し、それによってＲ
ＡＭ３の良否が判定される。

【００２１】一方、ＡＳＩＣ１の通常動作時には、ＡＳ
ＩＣ１は図示しない基板上に実装され、その基板の印刷
配線等を介して他のデバイス等と接続される。そしてセ
レクタ５，２１は内部信号を選択するようにされる。

【００２２】上記実施の形態１によれば、ディジタル回
路でできたマクロセルであるＲＡＭ３のテスト時に、Ａ
ＳＩＣ１の外部入力ピンを介して外部のテスタから多値
信号のアナログテスト信号が入力され、その入力された
テスト信号がＡ／Ｄ変換回路４により二値信号のディジ
タルテスト信号に変換され、そのディジタル変換された
テスト信号が第１のセレクタ回路５により内部信号と切
り替えられてＲＡＭ３に供給されるため、ＲＡＭ３のテ
スト信号を外部のテスタから入力するための外部入力ピ
ンが例えば１本で足り、個々のマクロセルについてより
少ない外部入力ピン数でもって外部のテスタと接続する
ことができるので、全てのマクロセルを個別にテスト対
象とすることができる。

【００２３】実施の形態２．図２は、本発明の実施の形
態２にかかる半導体集積回路の要部を示すブロック図で
ある。半導体集積回路の一例であるＡＳＩＣ１０は、内
部ロジック回路８、ＲＡＭ３、Ｄ／Ａ変換回路６、アナ
ログテスト信号と内部信号との切り替えを行う切り替え
回路であるアナログスイッチ７、およびセレクタ回路８
１を備えている。ＡＳＩＣ１０は、テスト時には、ＡＳ
ＩＣ１０の外部入力ピンおよび外部出力ピンを介してテ
スタ（図示省略）に接続され、テスタによりＲＡＭ３の
テストパターンを有するディジタルテスト信号を入力さ
れ、アナログテスト信号を出力する。

【００２４】セレクタ回路８１は、ＲＡＭ３のデータ入
力ピンＤＩｎ〜ＤＩ０に、ＡＳＩＣ１０の通常動作時に
は内部ロジック回路８の内部信号を転送し、一方テスト
時にはＡＳＩＣ１０の外部入力ピンより入力されたディ
ジタルテスト信号を転送する。セレクタ回路８１は、通
常は内部信号を選択し、セレクト信号が入力されるとデ
ィジタルテスト信号を選択するようになっている。ここ
でセレクト信号は、例えばＡＳＩＣ１０の外部入力ピン
を介してテスタ（図示省略）から直接供給される。特に
限定しないが図示例では、セレクタ回路８１は、内部ロ
ジック回路８に内蔵されている。

【００２５】Ｄ／Ａ変換回路６は、ＲＡＭ３のデータ出
力ピンＤＯｎ〜ＤＯ０から出力され、ディジタル信号の
入力ピンＢｎ〜Ｂ０に入力されたディジタルテスト信号
を、アナログテスト信号に変換し、アナログ信号の出力
ピンＡＯＵＴより出力する。このアナログ変換により、
ＲＡＭ３が記憶するのに適した二値信号よりなるテスト
信号は、多値信号よりなるテスト信号に変換される。

【００２６】アナログスイッチ７は、ＡＳＩＣ１０の例
えば１本の外部出力ピンに、ＡＳＩＣ１０の通常動作時
には内部ロジック回路８から出力された内部信号を転送
し、一方テスト時にはＤ／Ａ変換回路６から出力された
アナログテスト信号を転送する。アナログスイッチ７
は、通常は内部信号を選択し、前記セレクト信号が入力
されるとアナログテスト信号を選択するようになってい
る。

【００２７】ＲＡＭ３は、ＡＳＩＣ１０の通常動作時に
は、そのデータ出力ピンＤＯｎ〜ＤＯ０から内部ロジッ
ク回路８に内部信号を出力する。なおＲＡＭ３は、上記
実施の形態１と同じであるため、その説明を省略する。

【００２８】つぎに、上記構成のＡＳＩＣ１０の作用に
ついて説明する。ＡＳＩＣ１０のテスト時には、ＡＳＩ
Ｃ１０の外部入力ピンおよび外部出力ピンは外部のテス
タに接続される。そして、ＲＡＭ３のテスト時には、テ
スタからＲＡＭ３単体の入力テストパターンよりなるデ
ィジタルテスト信号が出力され、そのテスト信号は、Ａ
ＳＩＣ１０の、テスト信号のビット数に対応する数の外
部入力ピンを介してＡＳＩＣ１０に入力される。ＡＳＩ
Ｃ１０に入力されたディジタルテスト信号は、セレクタ
回路８１を介してＲＡＭ３に転送される。その際セレク
タ回路８１は、セレクト信号により内部信号ではなく、
テスト信号を選択するようになっている。

【００２９】ＲＡＭ３に転送されたディジタルテスト信
号は、ＲＡＭ３の、アドレス信号（図示省略）により指
定されたアドレスに一旦書き込まれた後、読み出され、
Ｄ／Ａ変換回路６へ転送され、Ｄ／Ａ変換回路６により
アナログテスト信号に変換される。そしてそのアナログ
テスト信号はアナログスイッチ７へ転送される。アナロ
グスイッチ７は、セレクト信号により内部信号ではな
く、テスト信号を選択して、ＡＳＩＣ１０の例えば１本
の外部出力ピンに供給するようになっている。

【００３０】テスタは、ＡＳＩＣ１０から出力されたア
ナログテスト信号と期待値とを比較し、それによってＲ
ＡＭ３の良否が判定される。

【００３１】一方、ＡＳＩＣ１０の通常動作時には、Ａ
ＳＩＣ１０は図示しない基板上に実装され、その基板の
印刷配線等を介して他のデバイス等と接続される。そし
てセレクタ８１およびアナログスイッチ７は内部信号を
選択するようにされる。

【００３２】上記実施の形態２によれば、ディジタル回
路でできたマクロセルであるＲＡＭ３のテスト時に、Ｒ
ＡＭ３より二値信号のディジタルテスト信号が出力さ
れ、その出力されたテスト信号がＤ／Ａ変換回路６によ
り多値信号のアナログテスト信号に変換され、そのアナ
ログ変換されたテスト信号がアナログスイッチ７により
内部信号と切り替えられてＡＳＩＣ１０の外部出力ピン
より出力されるため、ＲＡＭ３のテスト信号を外部のテ
スタに出力するための外部出力ピンが例えば１本で足
り、個々のマクロセルについてより少ない外部出力ピン
数でもって外部のテスタと接続することができるので、
全てのマクロセルを個別にテスト対象とすることができ
る。

【００３３】実施の形態３．図３は、本発明の実施の形
態３にかかる半導体集積回路の要部を示すブロック図で
ある。半導体集積回路の一例であるＡＳＩＣ１１は、内
部ロジック回路９、ＲＡＭ３、Ａ／Ｄ変換回路４、第１
の切り替え回路であるセレクタ回路５、Ｄ／Ａ変換回路
６、および第２の切り替え回路であるアナログスイッチ
７を備えている。ＡＳＩＣ１１は、テスト時には、ＡＳ
ＩＣ１１の外部入力ピンおよび外部出力ピンを介してテ
スタ（図示省略）に接続され、テスタによりＲＡＭ３の
テストパターンを有するアナログテスト信号を入力さ
れ、内部で一旦ディジタル変換した後、再びアナログ変
換して、アナログテスト信号を出力する。

【００３４】ＲＡＭ３、Ａ／Ｄ変換回路４、セレクタ回
路５、Ｄ／Ａ変換回路６およびアナログスイッチ７につ
いては、上記実施の形態１および実施の形態２における
ＲＡＭ３、Ａ／Ｄ変換回路４、第１のセレクタ回路５、
Ｄ／Ａ変換回路６およびアナログスイッチ７と同じであ
るので、その説明を省略する。

【００３５】つぎに、上記構成のＡＳＩＣ１１の作用に
ついて説明する。ＡＳＩＣ１１のテスト時には、ＡＳＩ
Ｃ１１の外部入力ピンおよび外部出力ピンは外部のテス
タに接続される。そしてＲＡＭ３のテスト時には、テス
タからＲＡＭ３単体の入力テストパターンよりなるアナ
ログテスト信号が出力され、そのテスト信号は例えばＡ
ＳＩＣ１１の単一の外部入力ピンを介してＡＳＩＣ１１
に入力される。ＡＳＩＣ１１に入力されたアナログテス
ト信号は、Ａ／Ｄ変換回路４により所定のビット数のデ
ィジタルテスト信号に変換される。そのディジタルテス
ト信号はセレクタ回路５を介してＲＡＭ３に転送され
る。その際セレクタ回路５は、セレクト信号により内部
信号ではなく、テスト信号を選択するようになってい
る。

【００３６】ＲＡＭ３に転送されたディジタルテスト信
号は、ＲＡＭ３の、アドレス信号（図示省略）により指
定されたアドレスに一旦書き込まれた後、読み出され、
Ｄ／Ａ変換回路６へ転送され、Ｄ／Ａ変換回路６により
アナログテスト信号に変換される。そしてそのアナログ
テスト信号はアナログスイッチ７へ転送される。アナロ
グスイッチ７は、セレクト信号により内部信号ではな
く、テスト信号を選択して、ＡＳＩＣ１１の例えば１本
の外部出力ピンに供給するようになっている。

【００３７】テスタは、ＡＳＩＣ１１から出力されたア
ナログテスト信号と期待値とを比較し、それによってＲ
ＡＭ３の良否が判定される。

【００３８】一方、ＡＳＩＣ１１の通常動作時には、Ａ
ＳＩＣ１１は図示しない基板上に実装され、その基板の
印刷配線等を介して他のデバイス等と接続される。そし
てセレクタ５およびアナログスイッチ７は内部信号を選
択するようにされる。

【００３９】上記実施の形態３によれば、ディジタル回
路でできたマクロセルであるＲＡＭ３のテスト時に、Ａ
ＳＩＣ１１の外部入力ピンを介して外部のテスタから多
値信号のアナログテスト信号が入力され、その入力され
たテスト信号がＡ／Ｄ変換回路４により二値信号のディ
ジタルテスト信号に変換され、そのディジタルテスト信
号がＲＡＭ３に一旦書き込まれた後に読み出され、その
読み出されたテスト信号がＤ／Ａ変換回路６により再び
多値信号のアナログテスト信号に変換され、そのアナロ
グ変換されたテスト信号がアナログスイッチ７により内
部信号と切り替えられてＡＳＩＣ１１の外部出力ピンよ
り出力される。

【００４０】従って、ＲＡＭ３のテスト信号を外部のテ
スタから入力するための外部入力ピン、およびテスタに
出力するための外部出力ピンがそれぞれ例えば１本で足
り、個々のマクロセルについてより少ない外部入力ピン
数および外部出力ピン数でもって外部のテスタと接続す
ることができるので、全てのマクロセルを個別にテスト
対象とすることができる。

【００４１】なお、上記実施の形態においては、ディジ
タル回路よりなるマクロセルとしてＲＡＭ３を用いた
が、マクロセルはＲＯＭやＣＰＵやその周辺回路等のデ
ィジタル回路でもよい。

【００４２】以上において本発明は、ＡＳＩＣ以外の、
ディジタル回路を有する半導体集積回路、またはディジ
タル回路で構成された半導体集積回路にも適用できる。

【００４３】

【発明の効果】以上説明したとおり、本発明によれば、
テスト時に外部から外部入力ピンを介して多値信号のア
ナログテスト信号が入力され、その入力されたテスト信
号がＡ／Ｄ変換回路により二値信号のディジタルテスト
信号に変換され、そのディジタル変換されたテスト信号
が切り替え回路により内部信号と切り替えられてテスト
対象となるディジタル回路に供給されるため、ディジタ
ル回路よりなる個々のマクロセルに外部から個別にテス
ト信号を供給するための外部入力ピンの数が少なくて済
む。

【００４４】従ってより少ない外部入力ピン数でもって
外部のテスタと接続することができ、全てのマクロセル
を個別にテスト対象とすることができる。

【００４５】つぎの発明によれば、テスト時にテスト対
象となるディジタル回路より二値信号のディジタルテス
ト信号が出力され、その出力されたテスト信号がＤ／Ａ
変換回路により多値信号のアナログテスト信号に変換さ
れ、そのアナログ変換されたテスト信号が切り替え回路
により内部信号と切り替えられて外部出力ピンに供給さ
れ、アナログテスト信号が外部へ出力されるため、ディ
ジタル回路よりなる個々のマクロセルから個別に出力さ
れるテスト信号を外部へ出力するための外部出力ピンの
数が少なくて済む。

【００４６】従ってより少ない外部出力ピン数でもって
外部のテスタと接続することができ、全てのマクロセル
を個別にテスト対象とすることができる。

【００４７】つぎの発明によれば、テスト時に外部から
外部入力ピンを介して多値信号のアナログテスト信号が
入力され、その入力されたテスト信号がＡ／Ｄ変換回路
により二値信号のディジタルテスト信号に変換され、そ
のディジタル変換されたテスト信号が第１の切り替え回
路により内部信号と切り替えられてテスト対象となるデ
ィジタル回路に供給され、そのディジタル回路よりディ
ジタルテスト信号が出力され、その出力されたテスト信
号がＤ／Ａ変換回路により再び多値信号のアナログテス
ト信号に変換され、そのアナログ変換されたテスト信号
が第２の切り替え回路により内部信号と切り替えられて
外部出力ピンに供給され、アナログテスト信号が外部へ
出力されるため、ディジタル回路よりなる個々のマクロ
セルに外部から個別にテスト信号を供給するための外部
入力ピンおよび個々のマクロセルから個別に出力される
テスト信号を外部へ出力するための外部出力ピンの数が
ともに少なくて済む。

【００４８】従ってより少ない外部入出力ピン数でもっ
て外部のテスタと接続することができ、全てのマクロセ
ルを個別にテスト対象とすることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１にかかる半導体集積回
路の要部を示すブロック図である。

【図２】 本発明の実施の形態１にかかる半導体集積回
路の要部を示すブロック図である。

【図３】 本発明の実施の形態１にかかる半導体集積回
路の要部を示すブロック図である。

【符号の説明】

１，１０，１１ ＡＳＩＣ（半導体集積回路）、２，
８，９ 内部ロジック回路、３ ＲＡＭ（ディジタル回
路）、４ Ａ／Ｄ変換回路、５ セレクタ回路（第１の
切り替え回）、６ Ｄ／Ａ変換回路、７ アナログスイ
ッチ（第２の切り替え回路）、２１ 第２のセレクタ回
路、８１ セレクタ回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 テスト対象となるディジタル回路と、 テスト時に外部よりアナログ信号よりなるテスト信号が
   入力される外部入力ピンと、 前記外部入力ピンより入力されたテスト信号をディジタ
   ル信号よりなるテスト信号に変換するＡ／Ｄ変換回路
   と、 前記ディジタル回路に、前記Ａ／Ｄ変換回路によりディ
   ジタル変換されたテスト信号と内部信号とを切り替えて
   供給する切り替え回路と、 を具備することを特徴とする半導体集積回路。
2. 【請求項２】 テスト対象となるディジタル回路と、 前記ディジタル回路より出力されたディジタル信号より
   なるテスト信号をアナログ信号よりなるテスト信号に変
   換するＤ／Ａ変換回路と、 テスト時に外部へアナログ信号よりなるテスト信号を出
   力する外部出力ピンと、 前記外部出力ピンに、前記Ｄ／Ａ変換回路によりアナロ
   グ変換されたテスト信号と内部信号とを切り替えて供給
   する切り替え回路と、 を具備することを特徴とする半導体集積回路。
3. 【請求項３】 テスト対象となるディジタル回路と、 テスト時に外部よりアナログ信号よりなるテスト信号が
   入力される外部入力ピンと、 前記外部入力ピンより入力されたテスト信号をディジタ
   ル信号よりなるテスト信号に変換するＡ／Ｄ変換回路
   と、 前記ディジタル回路に、前記Ａ／Ｄ変換回路によりディ
   ジタル変換されたテスト信号と内部信号とを切り替えて
   供給する第１の切り替え回路と、 前記ディジタル回路より出力されたディジタル信号より
   なるテスト信号をアナログ信号よりなるテスト信号に変
   換するＤ／Ａ変換回路と、 テスト時に外部へアナログ信号よりなるテスト信号を出
   力する外部出力ピンと、 前記外部出力ピンに、前記Ｄ／Ａ変換回路によりアナロ
   グ変換されたテスト信号と内部信号とを切り替えて供給
   する第２の切り替え回路と、 を具備することを特徴とする半導体集積回路。