JPS59108128A - タイミング調整回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する技術分野の説明） 不発明はタイミング調整回路、特にメモリ素子を動作さ
せるのに必要なタイミング信号を時間的に調整する必要
がある装置のタイミング調整回路に関するものである。

（従来技術の説明） 従来のこの種のタイミング調整回路の一例をブロック図
により第１図に示す。

本例は４つの遅延素子２〜５と、選択回路６と、非破壊
メモリ８と、レジスタ９とから構成されておシ、タイミ
ング信号発生回路１がメモリ素子群７に供給するタイミ
ング信号を時間的に変化させるだめのタイミング調整回
路である。

タイミング信号発生回路１の出力部に遅延素子２々いし
５をシリーズに接続し、該遅延素子２ないし５よりそれ
ぞれ出力される遅延信号２′ないし５′を入力とする選
択回路６を設け、選択回路６の出力がメモリ素子群７に
供給される。非破壊メモリ８は選択回路６において前記
遅延信号２′ないし５′のうちの１つを選択する選択信
号６′の論理値を正確に記憶しかつこれ全喪失すること
はない。逆に、このような高信頼性の回路への書込みは
一般に困難である。非破壊メモリ８の出力部には非破壊
メモリ８の持つ内容（選択信号６′の内容）ヲ一時的に
記憶するレジスタ９がありレジスタ９の出力信号が前記
選択回路６の選択信号６′となっている。

さて、タイミング信号発生回路１の出力端をタイミング
信号に対する基準点Ａと仮定する。基準点Ａのタイミン
グ信号が遅延素子２全通過すると遅延素子２が有する固
有の遅れ時間だけ遅延した信号２′が遅延素子２の出力
端に得られる。さらに遅延素子２の出力端のタイミング
信号が遅延素子３を通過すると基準点Ａから遅延素子２
と３の持つ固鳴の遅れ時間だけ遅延した信号３′が遅延
素子３の出力端に得られる。同様にして遅延信号４′な
いし５′が遅延素子４ないし５それぞれの出力端に得ら
れる。以上のように、基準点Ａからの時間差が異なる４
種の遅延信号２′ないし５′が選択回路６に供給され、
これらの遅延信号２′〜５′のうちの１つが選択信号６
′に応答して選択され、メモリ素子群７に供給される。

選択回路６が遅延信号２′を選択する場合には、選択信
号６′に２進符号″００”を指定する。また、遅延信号
３′全選択する場合には選択信号６′に０１”を指定す
る。同様に遅延信号４′または５′を選択する場合はそ
れぞれ１０”または１１”を指定すればよい。

さて、メモリ素子群７を動作させるのに先立ち、メモリ
素子群７が動作するために必要なタイミング信号を受け
とる時間を、基準点Ａからの時間遅れの差分としてあら
かじめ計算によシ求めておく。

そして、該計算値によシ選択回路６が遅延信号２′ない
し５′のいづれを選択したらよいか決定する。

い１、前記手段により遅延信号３′が選択されたとしよ
う。遅延信号３′を選択するための選択信号６′の値は
前記説明の如く２進符号ｕ　０１　ｐｙであればよいこ
とが判っている。従って、ｕｏｌ”ｋ非破壊メモリ８に
予め書き込んでおく。そしてメモリ素子群７を動作させ
る場合に、メモリ素子群７を含む装置あるいはシステム
の電源が投入されると同時に非破壊メモリ８の前記内容
がレジスタ９に読み出されて、選択信号６′が決定され
る。

この場合には、選択回路６が遅延信号３′を選択するよ
うに、非破壊メモリ８に０１”が予め書き込脣れている
ので、タイミング発生回路１からのタイミング信号が遅
延素子２と３全通過した遅延信号３′と言う形でメモリ
素子群７に供給される。

ところでメモリ素子群７のタイミングマージン試験等を
実施するため、上述のようにして一度設定したタイミン
グ信号の前後でタイミング信号全変化させる場合におい
ては、その都度非破壊メモリ８０内容（選択信号６′の
論理値）を変更するか、あるいは非破壊メモリ８に前記
選択信号のとりうるすべでの値全記憶しておき、必要に
応じてたゾ１つの選択信号をアドレス機構等の付加回路
によシ読み出すようにしている。

このような従来構成においては、タイミング信号全設定
値から変化させるためには非破壊メモリ８への書込み内
容をその都度変更するか、あるいは非破壊メモリ８の容
量を増す必要があり、いづれにしても多大な金物量が要
るとともに非常に煩わしいといつ欠点がある。

なお、非破壊メモリ８は電気的書込み可能な読出し専用
メモリあるいはフロッピーティスフ等を使用する場合が
多く、その書込みは容易でない。

（発明の詳細な説明） 不発明の目的はタイミング信号の変化が簡易に行なえる
金物量の少ないタイミング調整回路全提供することにあ
る。

（発明の構成） 不発明けの回路は１つの入力タイミング信号に対してそ
れぞれが相異なる遅延時間を有する複数個の遅延タイミ
ング信号を発生する遅延回路と、該遅延回路が発生する
前記複数個の遅延タイミング信号のうちの１つを選択す
るための設定値が予め書き込甘れかつ表示されている設
定値登録回路と、 該設定値登録回路によ逆表示されている前記設定値に対
し少なくとも外部から供給される定数を演算数とする複
数種の演算を並行して行なう演算回路と、 外部から供給される選択信号に応答して前記演算回路に
おける複数種の演算結果のうちの１つを選択出力する演
算選択回路と、 該演算選択回路の出力に応答して前記遅延回路からの複
数個の遅延タイミング信号のうちの１つを選択出力する
選択回路 と金設けることによシ該選択回路の出力を前記設定値の
前後に変化させ得るようにしたことを特徴とする。

（発明の原理と作用の説明） 本発明は、このように設定値登録回路と選択回路との間
に演算回路と演算選択回路とを付加することにより、選
択回路に対する選択信号の変化を演算回路と演算選択回
路とに外部から供給される信号の変化により行なえるよ
うになる。

（この発明の詳細な説明） 次に不発明の実施例を図面を参照して詳細に説明する。

本発明の一実施例をブロック図で示す第２図において・
不実施例は４つの遅延素子２〜５と、選択回路６と、非
破壊メモリ８と、レジスタ９と、加算回路１０と、減算
回路１１と、演算選択回路１２とから構成されている。

非破壊メモリ８はその役目上、前述のように高信頼性が
要求され、またその書込みも困難である。

レジスタ９の出力部には加算回路１０を経由する第１パ
ス１０′、減算回路１１を経由する第２パス１１′およ
びそのまま出力する第３パス９′ヲ並列に設け、演算選
択回路１２は該第１パス１０’、第２バス１１′ふ′よ
び第３パス９′のうちたソ一つを選択信号６′として選
択回路６に選択出力する。

さらに、加算回路１０および減算回路１１の第２人力と
して共通に加減算の定数を外部から指定するだめの第１
外部端子１３と、演算選択回路１２の選択信号を外部か
ら指定するだめの第２外部端子１４とを設けている。

さて、メモリ素子群７の設定タイミング信号は第１図の
説明と同様に遅延信号３′とすると選択回路６に対する
選択信号６′は２進符号″０１”であり、と曲号゛０１
″があらかじめ非破壊メモリ８に書き込まれていて、メ
モリ素子群７を含む装置あるいはシステムの電源が投入
されると同時にレジスタ９に読み出されることは従来技
術と同様である。

非破壊メモリ８の内容をそのまま選択回路６の選択信号
６′とする場合、つまシタイミング信号の設定を変えな
い場合にはレジスタ９の内容をその−１−１選択回路に
出力するための第３パス９′を演算選択回路１２で選択
すればよい。このとき第２外部端子１４には第３パス９
′を選択する選択信号を指定してやる。

次にタイミングマージン試験等を実施するために設定値
に対してその前後でタイミング信号を変動させる場合に
ついて説明する。

まず最初に、設定値に対してタイミング信号を遅らせる
場合は第１外部端子１３に２ビツトの２進符号で遅らせ
たい時間に相当する遅延素子２カいし５の段数を指定す
る。たとえば、遅延素子２〜５０１段分たけ遅らせる場
合は２進符号ｕ０１”を指定する。

加算回路１０はレジスタ９および第１外部端子１３の出
力が共に入力されていて両者の和が取られ、加算結果が
加算回路１０の出力である第１パス１０′に得られるよ
うな構成になっている。ここでは”０１”と５′０１”
の加算であるので第１パス１０′は′１０”となる。

さらに演算選択回路１２が前記第１パス１０′を選択す
るように、第２外部端子１４に選択信号を与えることに
より選択回路６の選択信号６′は’ｉｏ”と々るため前
記説明で明らかなように遅延信号４′が選択されメモリ
素子群７に供給される。

同様に遅延素子２〜５０２段分だけ遅らせる場合は第１
外部端子１３Ｋ“１０”を与えればよいことは容易に類
推できるであろう。

次に設定値に対しタイミング信号を早めだい場合は、前
記説明と同様の方法で第１外部端子１３に早めたい時間
に相当する遅延素子の段数を２進符号で指定する。たと
えば１段とすれば°′０１”である。

減算回路１１は前記加算回路１０と同様な入力構成であ
シ、レジスタ９の出力と第１外部端子１３の出力との差
が取られた結果（減算回路１１の出力）が第２パス１１
′に得られる。ここでは”　０１　’と“’　０１　”
の減算であるだめパ００”が第２パス１１′に得られる
。

さらに演算選択回路１２が前記第２パス１１′を選択す
るように第２外部端子１４に前記選択信号を与えること
により、選択回路６の選択信号６′がｕｏｏ”となるた
め、遅延信号２′が選択されメモリ素子群７に供給され
る。

以上のようにして設定値に対し遅延素子換算で前彼１段
分づつ時間差のある２捗類のタイミング信号が供給され
たことになる〇 なお、第１外部端子１３および第２外部端子１４は一般
には保守パネル等の一部に接続されパネル上の電鍵ある
いはスイッチ類によシ操作設定される場合が多い。

またレジスタ９は、選択回路６と演算選択回路１２が１
ワード×複数ビツト（不実施例では２ビー、ト）構成で
あるのに対し、非破壊メモリ８の構成は複数ワード×１
ビットと逆の構成が多いことから、金物量全削減するた
めに採用した。したがって両者の間の信号伝送はビット
シリアル伝送になる場合が多い。

（発明の詳細な説明） 不発明によれば以上説明したような構成の採用により、
選択回路に対する選択信号の変化を演算回路と演算選択
回路とに外部から供給される信号の変化により行なえる
ように力るため、書込みが困難な設定値登録回路全書き
替えた多設定値登録回路の容量の増加とアドレス機構の
付加等が不必要になシ、少ない金物量の付加のみでタイ
ミング信号の変化を簡易化できる。

【図面の簡単な説明】

第１図は従来の一例および第２図は本発明の一実施例を
それぞれ示す。 ｌ・・・・タイミング信号発生回路、２〜５・・　遅延
素子、６・・・・・・選択回路、７・・・　メモリ素子
群、８・・・・・・非破壊メモリ、９・・・・・レジス
タ、１０・・・・・・加算回路、１１・・・・減算回路
、１２　　演算選択回路、１３・・・・第１外部端子、
１４・・　第２外部端子、Ａ　　タイミング信号の基準
点、２′〜５′　・遅延信号、６′・・・・選択信号、
９′　・・・第３バス、１０′・・・第１パス、１１′
・・・第２バス。

Claims (1)

1. 【特許請求の範囲】 １つの入力タイミング信号に対してそれぞれが相異なる
   遅延時間を有する複数個の遅延タイミング信号を発生す
   る遅延回路と、 該遅延回路が発生する前記複数個の遅延タイミング信号
   の９ちの１つを選択するだめの設定値が予め書き込まれ
   かつ表示されている設定値登録回路と、 該設定値登録回路により表示されている前記設定値に対
   し少々くとも外部から供給される定数を演算数とする複
   数種の演算を並行して行なう演算回路と、 外部から供給される選択信号に応答して前記演算回路に
   おける複数種の演算結果のうちの１つを選択出力する演
   算選択回路と、 該演算選択回路の出力に応答して前記遅延回路からの複
   数個の遅延タイミング信号のうちの１つを選択出力する
   選択回路 とを設けることにより該選択回路の出力を前記設定値の
   前後に変化させ得るようにしたことを特徴とするタイミ
   ング調整回路。