JPH0544040B2

JPH0544040B2 -

Info

Publication number: JPH0544040B2
Application number: JP56173580A
Authority: JP
Inventors: Keisuke Sekiguchi; Koichi Ishizaka
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1981-10-29
Filing date: 1981-10-29
Publication date: 1993-07-05
Also published as: JPS5875315A

Description

【発明の詳細な説明】この発明は、例えばデイジタル残響付加装置に
適用される可変遅延回路に関する。

第１図は、デイジタル残響付加装置の基本的構
成を示し、同図において、１が入力端子、２が出
力端子、３が遅延量Tdを有する遅延素子、４及
び５が夫々g₁及びg₂の係数を乗じる乗算器、６及
び７が合成器である。入力端子１には、オーデイ
オPCM信号が供給され、出力端子２から入力デ
ータを直接音としたときの反射音に相当するデー
タを含む出力オーデイオPCM信号が得られる。
また、第１図に示す構成のデイジタル残響付加装
置を２個組合わさせて主残響音と副残響音とを発
生するようになされる。

かかるデイジタル残響付加装置では、スプリン
グを用いて残響を付加したとき、鉄板を用いて残
響を付加したときなどのように異なる残響効果を
発生させるために、遅延量Td、乗算係数g₁，g₂
の変更や遅延素子３、乗算器４，５及び合成器
６，７の接続関係の変更が必要とされる。遅延素
子３としてシフトレジスタを用いると回路規模が
大きくなつたり、遅延量の変更が難しかつたり、
シフトレジスタ相互の接続が固定化される問題点
があるので、RAM（ランダムアクセスメモリー）
を用いて遅延素子を構成することが行なわれる。
そして、遅延時間などの変更を行なうことや、相
互の接続関係を規定することを、所定のプログラ
ムの制御のもとにマイクロコンピユータによつて
行なうようにしたデイジタル残響付加装置が提案
されている。

この発明は、かかるデイジタル残響付加装置に
おける遅延用のメモリーに対して適用され、容易
にその遅延量を変更できると共に、変更を行なう
過渡的な状態でのノイズの発生を防止するように
したものである。

以下、この発明をデイジタル残響付加装置に適
用した一実施例について説明すると、第２図はそ
の全体の構成を示す。第２図において、８はデイ
ジタルＩ／Ｏポートを示し、デイジタル入力端子
１及びデイジタル出力端子２が設けられている。
また、９はＡ／Ｄコンバータ及びＤ／Ａコンバー
タを示し、１０で示すアナログ入力端子と１１で
示すアナログ出力端子が設けられている。また、
破線で囲んで示すマイクロコンピユータ１２が設
けられている。これは、CPU１３，RAM１４，
ROM１５、表示部及びリモートコントロールユ
ニツトとの接続のためのインターフエース１６を
含んで構成されており、ROM１５にマイクロコ
ンピユータ１２に対するインストラクシヨンとマ
イクロプログラムメモリー１７に収納されるマイ
クロインストラクシヨンとの両者が拡納されてい
る。このマイクロプログラムメモリー１７に貯え
られたマシーンサイクル毎に実行されるマイクロ
インストラクシヨンは、マイクロコンピユータ１
２又はマイクロプログラムコントローラ１８で発
生し、マルチプレクサ１９で選択されたアドレス
によつて読出される。また、２０がデイレーメモ
リー、２１が遅延時間を定めるアドレス、乗算係
数などのパラメータを記憶するメモリー、２２が
ネクストアドレスコントローラ、２３がレジスタ
を有する演算装置、２４が乗算器、２５がマルチ
プレクサである。メモリー２０及び２１としては
RAMが用いられる。メモリー２１のアドレス
は、マルチプレクサ２６によつて選択されたマイ
クログラムメモリー１７からのアドレス又はマイ
クロコンピユータ１２からのアドレスが供給さ
れ、このメモリー２１からの所定のアドレスがデ
イレーメモリー２０及びネクストアドレスコント
ローラ２２に供給されると共に、所定の係数デー
タが乗算器２４に供給される。

上述のデイレーメモリー２０に対する入力デー
タの書き込み及び入力データの読み出しは同一周
波数のクロツクに基づいて行われる。

第１図と同様の残響付加を行なうときの動作に
ついて説明する。まずデイジタルＩ／Ｏポート８
又はＡ／Ｄコンバータ及びＤ／Ａコンバータ９か
ら入力側バス２７と演算装置２３と出力側バス２
８とを介してデイレーメモリー２０にオーデイオ
PCM信号の１サンプルデータが書込まれる。こ
れと共に、入力データがマルチプレクサ２５を介
して乗算器２４に供給され、メモリー２１から読
出された第１図における乗算係数g₁が乗じられ、
バス２７を介して演算装置２３に供給され、その
レジスタに取込まれる。デイレーメモリー２０か
らTdなる時間後に読出されたデータがマルチプ
レクサ２５で選択されて乗算器２４に供給され、
メモリー２１から読出された第１図における乗算
係数g₂が乗じられ演算装置２３に供給され、入力
データと加算されてデイレーメモリー２０に書込
まれる。また、デイレーメモリー２０からTdな
る時間後に読出されたデータは、バス２７を介し
て演算装置２３に供給され、前述のように演算装
置２３内のレジスタに貯えられているデータと加
算される。この加算後のデータがバス２８を介し
てデイジタルＩ／Ｏポート８及びＡ／Ｄコンバー
タ、Ｄ／Ａコンバータ９に供給される。このよう
に、演算装置２３が合成器６及び７として動作
し、第１図に示す構成のデイジタル残響付加装置
と同一の機能を実現することができる。

なお、第２図において、２９はインプツトバス
レジスタを示し、これより発生するステータスフ
ラツグによつてマイクロプログラムコントローラ
１８が制御される。また、３０はシステムのクロ
ツクを発生するクロツク発生回路である。

上述のデイレーメモリー２０のアドレス空間に
おいて、ボトムアドレス及びトツプアドレスを夫
夫複数個指定することによつて複数個の遅延素子
を構成するようにしている。例えば第３図Ａに示
すようなメモリー２０のアドレス空間でボトムア
ドレスBAを０番地、トツプアドレスTAを100番
地とすることによつて、０番地から99番地までの
100ワードのデイレーラインを構成する。つまり、
０番地から各番地毎に読出し動作及びその次の書
込み動作を行ない、99番地となつたら０番地に戻
ることによつて入力データに対して100ワードの
遅延時間の出力データを発生させることができ
る。

ところで、特定のモードにおいても、残響効果
を調整するために、動作中にデイレーメモリー２
０による遅延量を変更できることが好ましい。デ
イレーメモリー２０には、複数のデイレーユニツ
トが構成されているので、デイレーユニツトを他
のものに変更して遅延量を変えることも考えられ
るが、この方法は、遅延量を細かいステツプで可
変できず、また他のデイレーユニツトに切替えら
れたときの継目において、他のデイレーユニツト
に以前に書込まれたデータ即ち無関係なデータが
出力されるために、用いることができない。

そこで、同一のデイレーユニツトのアドレス制
御によつて遅延量を変更するようになされる。そ
のひとつの方法として、トツプアドレスTAを増
加又は減少させれば良い。しかし、トツプアドレ
スTAを増加させたときには、増加したアドレス
に以前に書込まれている無関係はデータが読出さ
れてしまうので、トツプアドレスを増減させる方
法は好ましくない。そこで、この発明では、ボト
ムアドレス及びトツプアドレスによつてデイレー
メモリー２０のアドレス空間内でデイレーユニツ
トを構成し、ライトアドレスをリードアドレスに
対して先行させ、両者のアドレスの差によつて所
定の遅延量を得ると共に、リードアドレスを変え
ることによつて遅延量を可変するようにしたもの
である。つまり、第３図Ｂに示すように、０番地
から99番地まででひとつのデイレーユニツトを構
成したとすると、ライトアドレスWAを先行させ
てライトアドレスWA及びリードアドレスRAを
同一周波数のクロツクに基づいて、共にステツプ
的に変化させ、両アドレスの差に対応した遅延量
Tdを発生させる。そして、ライトアドレスWA
の変化は、例えば１ステツプに固定しておき、リ
ードアドレスRAの変化のステツプ量を０，＋１，
＋２のうちの何れかにすることで、遅延量の増
加、遅延量の固定、遅延量の減少の制御を行なう
ようになす。

この一実施例では、ネクストアドレスコントロ
ーラ２２を第４図に示すような構成としている。
同図において、３１がボトムアドレスレジスタを
示し、３２がトツプアドレスレジスタを示し、こ
れらには、メモリー２１に記憶されているボトム
アドレス及びトツプアドレスが読出されてセツト
される。また、３３がデイレーメモリー２０のメ
モリーアドレスレジスタを示し、このレジスタ３
３に対してメモリー２１からライトアドレス及び
リードアドレスがセツトされ、リード動作及びラ
イト動作が行なわれる。このメモリーアドレスレ
ジスタ３３に貯えられたライトアドレスWAが演
算装置２３で＋１されてネクストアドレスレジス
タ３４に供給される。レジスタ３２及び３４にセ
ツトされているトツプアドレス及びネクストアド
レスが比較器３５で比較され、その出力によつて
セレクタ３６が制御される。セレクタ３６は、ボ
トムアドレスレジスタ３１又はネクストアドレス
レジスタ３４の一方を選択する。リードアドレス
RAについても上述と同様の制御がなされるが、
リードアドレスRAのネクストアドレスは、メモ
リー２１に記憶されているステツプSTEPを加え
たものとされる。

前述のように、（BA＝０，TA＝100）とし、
ライトアドレスWA及びリードアドレスRAの差
を45とするときの動作を第５図のフローチヤート
を参照して説明する。まず、最初にデイレーメモ
リー２０がクリアされ、無関係なデータが出力さ
れることが防止される。次にメモリー２１に対し
てライトアドレスの初期値（WA＝０）、リード
アドレスの初期値（RA＝45）、アドレスのステ
ツプ量（STEP＝１）、ボトムアドレス（BA＝
０）、トツプアドレス（TA＝100）がロードされ
る。次に、ライトアドレスWAがメモリーアドレ
スレジスタ３３にセツトされることで書込動作が
なされると共に、ボトムアドレス及びトツプアド
レスが夫々レジスタ３１，３２にセツトされる。
次に、メモリーアドレスレジスタ３３にセツトさ
れている現在のライトアドレスWAに対して演算
装置２３で１が加えられ、ネクストアドレスレジ
スタ３４にその演算結果が貯えられる。このネク
ストアドレスNAがトツプアドレス（TA＝100）
に達したかどうかが比較器３５で判定され、到達
してないときでは、セレクタ３６によつて、ネク
ストアドレスNAが選択され、これが演算装置２
３を通つてメモリー２１にライトアドレスWAと
して書込まれ、ライトアドレスWAの更新がなさ
れる。

もし、ネクストアドレスNAがトツプアドレス
に達したことが検出されると、ボトムアドレス
（BA＝０）がセレクタ３６によつて選択され、
これがネクストアドレスレジスタ３４にセツトさ
れ、メモリー２１のライトアドレスWAもボトム
アドレスに変更される。このようにして書込み動
作は、１ステツプずつアドレスが歩進することで
なされる。

次にリードアドレスRAがメモリー２１から読
出されてメモリーアドレスレジスタ３３にセツト
されることで読出し動作がなされる。このリード
アドレスRAとステツプSTEP（メモリー２１に記
憶されている）とが加算されたものがネクストア
ドレスレジスタ３４にセツトされる。この加算さ
れたものがトツプアドレスTAに到達したかどう
か比較器３５で判定され、到達してないときは、
ネクストアドレスレジスタ３４の内容（RA＋
STEP）がメモリー２１にリードアドレスとして
書込まれ、リードアドレスの更新がなされる。ま
た、（RA＋STEP）がトツプアドレスに到達した
ときには、ボトムアドレスBAがリードアドレス
RAとしてメモリー２１に書込まれる。以上の読
出し動作が終了すると、再び書込み動作が行なわ
れる。この書込み動作及び読出し動作は、オーデ
イオPCM信号の各サンプリング期間で１回実行
される。また、リードアドレスRAの変化量
STEPを０とすれば、アドレスの差と対応する遅
延量が次第に大きくなり、これを＋２とすれば、
この遅延量が徐徐に小さくなる。この場合、各サ
ンプリング期間毎に、遅延量が１ワードずつ増加
又は減少することになる。この変化は急激なの
で、聴感上、不自然となるおそれがあるので、遅
延量の変化をより緩かにするため、複数のサンプ
リング期間のうちのひとつの期間だけ、STEPを
０又は＋２とすることが好ましい。

第６図は、上述のこの発明の一実施例における
ネクストアドレスレジスタ３４、ボトムアドレス
レジスタ３１、比較器３５の部分のより具体的な
構成を示す。このレジスタ３１及び３４は、アウ
トプツトイネーブル端子を有しており、この端子
が高レベルとなるとレジスタにセツトされている
例えば16ビツトのアドレスが出力される。したが
つて、第４図におけるセレクタ３６は、別に設け
られていない。そして、メモリー２１から読出さ
れボトムアドレスレジスタ３１にセツトされるボ
トムアドレスBAは、偶数のものと規定されてい
る。また、比較器３５のＡ入力としてトツプアド
レスTAが供給され、そのＢ入力としてネクスト
アドレスレジスタ３４からのアドレス（RA＋
STEP）が供給される。そして、（TA＞RA＋
STEP）のときでは、ネクストアドレスレジスタ
３４の内容が出力され、これが新たなリードアド
レスRAとしてメモリー２１に書込まれる。

また、（TA＝RA＋STEP）であれば、比較器
３５の両出力とも低レベルとなり、ボトムアドレ
スレジスタ３１からボトムアドレスBAが出力さ
れる。比較器３５の（Ａ＜Ｂ）の出力は、ボトム
アドレスレジスタ３１の最下位ビツトLSBの入
力とされており、したがつて（TA＝RA＋
STEP）のときに出力されるアドレスは、偶数の
ボトムアドレスBAに一致したものとなる。次に
（TA＜RA＋STEP）になると、（Ａ＞Ｂ）の出
力は低レベルのままであるが、（Ａ＜Ｂ）の出力
が高レベルとなるため、ボトムアドレスレジスタ
３１の出力が（BA＋１）に変化する。

かかる第６図に示す構成に依れば、遅延量を減
少させる（STEP＝２）の場合に、（RA＋STEP
＝101）となつたときに、ボトムアドレスを
（BA＋１）にすることができる。つまり、０〜
99のアドレス範囲のときにおいて、101は、上限
のアドレスより２つ大きいので、ネクストアドレ
スを（BA＋１）にする必要がある。

なお、この発明は、デイジタル残響付加装置に
限らず、メモリーのアドレス制御によつて遅延時
間を可変する必要がある他の装置に対して同様に
適用することができる。また、メモリー２１に
は、デイレーメモリー２０によつて構成される複
数のデイレーユツトの夫々と対応して、ボトムア
ドレス、トツプアドレス、初期ライトアドレス、
初期リードアドレス、ステツプ数の各パラメータ
が記憶されている。

上述の一実施例の説明から理解されるように、
この発明に依れば、デイジタル的なパラメータを
設定すると共に、同一周波数のクロツクに基づい
て入力データの書き込み及び読み出しを行うこと
によつて所望の遅延量を有する遅延回路を実現す
ることができ、パラメータのうちのリードアドレ
スのステツプを変えることで遅延量を可変するこ
とができる。また、この発明では、先行するライ
トアドレスのステツプは、一定としておき、リー
ドアドレスのステツプを変えるので、遅延量を変
えたときに、それまでのデータと無関係なデータ
が発生することがない利点がある。

なお、上述の一実施例のように、アドレス制御
をハードウエア（ネクストアドレスコントロー
ラ）によつて行なうことにより、処理に必要なソ
フトウエアのステツプ数を減少させることがで
き、より複雑な処理を行なうことが可能となる。

【図面の簡単な説明】

第１図は残響付加装置の基本的構成を示すブロ
ツク図、第２図はこの発明を適用しうるデイジタ
ル残響付加装置の全体の構成を示すブロツク図、
第３図はデイレーメモリーのアドレス制御の説明
に用いる略線図、第４図はこの発明の一実施例の
ブロツク図、第５図はこの発明の一実施例の動作
説明に用いるフローチヤート、第６図はこの発明
の一実施例の一部の具体的構成を示すブロツク図
である。１……入力端子、２……出力端子、１２……マ
イクロコンピユータ、２０……デイレーメモリ
ー、２１……メモリー、２３……演算装置、２４
……乗算器。

Claims

【特許請求の範囲】

１遅延用メモリーのライトアドレスをリードア
ドレスに対して先行させ、これらのアドレスの差
に対応した所定の遅延量を生じさせ、上記ライト
アドレスを一定ステツプずつ変化させると共に、
上記リードアドレスの変化ステツプ量を変化さ
せ、上記ライトアドレスへの書き込み、上記リー
ドアドレスからの読み出しを同一周波数のクロツ
クに基づいて行うことによつて、上記遅延量を制
御するようにした可変遅延回路。