JPH08166795A - ディジタルシグナルプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 エコーやリバーブ、及びキーコントロール等
の機能及び高速なＰＣＭ処理を実現可能とし、ＤＳＰの
トータル的な演算処理能力を向上させる。 【構成】 加算器５はオフセットメモリ１の出力とセレ
クタ４の出力とを加算し、その加算結果をラッチ回路
６，７に夫々出力する。加算器５はポインタメモリ３か
らのポインタデータをインクリメントし、インクリメン
トした次ポインタデータをラッチ回路６とアンド回路８
とセレクタ２とを介してポインタメモリ３にセットす
る。加算器５は次ポインタデータがアドレス空間の領域
を越えるか否かを判定するために所定演算を行い、その
所定演算の結果が“０”であればＥＱ信号をアンド回路
８に出力する。アンド回路８は加算器５から信号が入力
されると次ポインタデータをクリアし、ポインタメモリ
３にセレクタ２を介して領域の先頭ポインタデータを書
込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタルシグナルプロ
セッサに関し、特に楽器の音を生成する音源生成動作を
行うためのＰＣＭ音源対応のディジタルシグナルプロセ
ッサに関する。

【０００２】

【従来の技術】パーソナルコンピュータ用にメディアボ
ード等で音声処理を行う場合、オーディオ用に特化され
たディジタルシグナルプロセッサ（以下、ＤＳＰとす
る）が使用される。

【０００３】この種のＤＳＰでは外部遅延用メモリを使
用し、エコーやリバーブ、及びキーコントロール等の動
作に適するように構成されている。しかしながら、メデ
ィアボードでは音源の機能も要求されている。

【０００４】ここで、エコーは初期反射音で、壁に反射
された音を再現するものであり、外部遅延用メモリによ
って１回の反射効果を行う。また、リバーブは残響音
で、反射された音がまた反射されるような動作となり、
反射音を入力されたデータとともに演算して外部遅延用
メモリに再度書込む処理が必要となる。

【０００５】従来、上記のＤＳＰはエコーやリバーブな
どの機能をいかに効率よく実現するかを目的に作られて
いる。そのため、反射された音を作り出すことが必要と
なるので、反射音を作り出すためのデータを大容量のメ
モリに蓄えてからある時間が経過した後にそのデータを
メモリから読出すことで、反射音等の効果音が実現され
る。

【０００６】上記の大容量のメモリには、図６に示すよ
うに、反射音を生成するためのエコー用エリアと、その
反射音を基に残響音を生成するためのリバーブ用エリア
Ａ及びリバーブ用エリアＢが配置されている。

【０００７】エコー用エリアでは入力されたデータが書
込まれた後に、ある一定時間が経過してからそのデータ
が読出される。また、リバーブ用エリアＡ及びリバーブ
用エリアＢではエコー用エリア及びリバーブ用エリアＡ
から夫々読出されて処理されたデータが書込まれ、ある
一定時間が経過してからそのデータが読出される。

【０００８】この大容量のメモリはリングバッファのよ
うに構成され、ポインタをもとにあるオフセット値を示
すオフセットデータによって作られたアドレスを基に読
出される。図６においては、ＯＦ１はエコー用エリアの
オフセットデータを示し、ＯＦ２はリバーブ用エリアＡ
のオフセットデータを示し、ＯＦ３はリバーブ用エリア
Ｂのオフセットデータを示している。

【０００９】また、大容量のメモリに対するアクセスア
ドレスを生成するオーディオ用ＤＳＰメモリアドレス生
成回路は、図４に示すように、オフセット（ＯＦ）メモ
リ１１と、セレクタ１２と、ポインタレジスタ１３と、
加算器１４とから構成されている。

【００１０】オフセットメモリ１１はエコー用エリア、
リバーブ用エリアＡ、リバーブ用エリアＢ各々のオフセ
ットデータＯＦ１，ＯＦ２，ＯＦ３を格納するメモリで
あり、ポインタレジスタ１３は上記のポインタデータを
格納するレジスタである。

【００１１】加算器１４はポインタレジスタ１３のポイ
ンタデータにオフセットメモリ１１のオフセットデータ
ＯＦ１，ＯＦ２，ＯＦ３を加算し、その加算値を外部メ
モリアドレスとして出力する。これによって、エコーや
リバーブ等の機能が簡単に実現される。

【００１２】このとき、上記のメモリアドレス生成回路
は、図５に示すような動作を行う。すなわち、メモリア
ドレス生成回路に外部メモリアクセスの命令があると、
オフセットメモリ１１からオフセットデータ「ＯＦｎ」
（ｎはオフセットデータのｎ番目のデータであることを
示す）が、ポインタレジスタ１３からポインタデータ
「Ｐ」が夫々同時に読出され、加算器１４で加算され
る。

【００１３】よって、加算器１４の加算結果「ＯＦｎ＋
Ｐ」が外部メモリアドレスとして出力される。その後
に、加算器１４はポインタレジスタ１３からのポインタ
データ「Ｐ」をインクリメントし、インクリメントした
ポインタデータ「Ｐ＋１」をセレクタ１２を介してポイ
ンタレジスタ１３にセットする。

【００１４】一方、ＰＣＭ音源用ＬＳＩは、図７に示す
ように、命令メモリ２１と、乗算器２２と、ラッチ回路
２３と、データメモリ２４と、ＡＣＣ（Ａｃｃｕｍｕｌ
ａｔｏｒ）２５と、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ａ
ｎｄ Ｌｏｇｉｃａｌ Ｕｎｉｔ）２６とから構成され
ている。

【００１５】ＰＣＭ音源用ＬＳＩではデータメモリ２４
に上記のオフセットデータに相当するデータが蓄えられ
ており、乗算器２２やＡＬＵ２６等によって大容量のメ
モリ（図示せず）のアドレスの計算が行われている。
尚、その計算手順等は命令メモリ２１に蓄えられてい
る。

【００１６】

【発明が解決しようとする課題】上述した従来のオーデ
ィオ用ＤＳＰでは、エコーやリバーブ等の機能を実現す
るために大容量のメモリをリングバッファのように構成
しているので、この大容量のメモリを固定的な場所から
データを読出すＰＣＭ音源の機能を実現するために用い
ることができない。

【００１７】また、ＰＣＭ音源用ＬＳＩはＰＣＭ音源専
用に特化されているため、エコーやリバーブ、及びキー
コントロール等の機能を実現するのに適さない。さら
に、ＰＣＭ音源用ＬＳＩではＰＣＭ音源用の大容量のメ
モリのアドレス計算に演算部を用いてしまうため、ＰＣ
Ｍ処理においてＤＳＰをいかに高速に動作させるかが問
題となる本分野のＤＳＰのトータル的な演算処理能力が
低下してしまう。

【００１８】そこで、本発明の目的は上記の問題点を解
消し、エコーやリバーブ、及びキーコントロール等の機
能及び高速なＰＣＭ処理の実現を可能とし、ＤＳＰのト
ータル的な演算処理能力を向上させることができるＤＳ
Ｐを提供することにある。

【００１９】

【課題を解決するための手段】本発明によるディジタル
シグナルプロセッサは、音源発生用のメモリに対してＰ
ＣＭ音源のためのメモリアクセスを行うディジタルシグ
ナルプロセッサであって、前記メモリにおいて予め分割
された複数の領域各々を指定するオフセット値を格納す
る格納手段と、前記複数の領域各々におけるアクセス場
所を示すポインタ値を保持する保持手段と、前記オフセ
ット値と前記ポインタ値とを基に前記メモリに対するア
クセスアドレスを生成する生成手段と、前記領域におけ
る次アクセス場所を示す次ポインタ値が前記領域を越え
るか否かを判定する判定手段と、前記判定手段の判定結
果に応じて前記次ポインタ値を前記領域内における先頭
位置に戻す手段とを備えている。

【００２０】本発明による他のディジタルシグナルプロ
セッサは、上記の構成のほかに、前記判定手段の判定時
に前記保持手段の出力に代えて前記生成手段で生成され
たアクセスアドレスを前記生成手段に出力する選択手段
を具備している。

【００２１】本発明による別のディジタルシグナルプロ
セッサは、音源発生用のメモリに対してＰＣＭ音源のた
めのメモリアクセスを行うディジタルシグナルプロセッ
サであって、前記メモリにおいて予め分割された複数の
領域各々を指定するオフセット値を格納する格納手段
と、前記複数の領域各々におけるアクセス場所を示すポ
インタ値を記憶する記憶手段と、前記オフセット値と前
記ポインタ値とを加算して前記メモリのアクセスアドレ
スを生成しかつ次ポインタ値が前記領域を越えるか否か
を判定するための所定演算を行う加算手段と、前記所定
演算の演算時に前記記憶手段の内容に代えて前記加算手
段の加算結果を前記加算手段に出力する選択手段と、前
記所定演算の結果に応じて前記領域の先頭アドレスを生
成する生成手段とを備えている。

【００２２】本発明によるさらに別のディジタルシグナ
ルプロセッサは、上記の構成のほかに、前記加算手段の
加算結果を保持しかつその保持内容を前記生成手段に出
力する第１の保持手段と、前記加算手段の加算結果を保
持しかつ保持内容をアクセスアドレスとして出力する第
２の保持手段とを具備している。

【００２３】

【作用】大容量のメモリにおいて予め分割された複数の
ブロック領域各々を指定するオフセットデータをオフセ
ットメモリに格納し、複数のブロック領域各々における
アクセス場所を示すポインタデータをポインタメモリに
保持する。

【００２４】これらオフセットデータとポインタデータ
とを加算器で加算して外部メモリアドレスを生成すると
共に、ブロック領域における次アクセス場所を示す次ポ
インタデータがそのブロック領域を越えるときに次ポイ
ンタデータをクリアして各ブロック領域の先頭位置を示
すポインタデータをポインタメモリに保持する。

【００２５】これによって、エコーやリバーブの機能等
によってサラウンド音を実現するためのメモリアドレス
生成回路に小さいハードウェアを追加することで、ＰＣ
Ｍ音源に必要なメモリに対するアドレス生成をエコーや
リバーブの機能におけるアドレス生成とともに行うこと
が可能となる。同時に、アドレス計算をハードウェアで
行ってしまうので、ソフトウェアで実現するのに比べて
設計者の負担を軽減し、ＤＳＰの演算処理能力の向上が
図れる。

【００２６】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【００２７】図１は本発明の一実施例によるオーディオ
用ＤＳＰメモリアドレス生成回路の構成を示すブロック
図である。図において、本発明の一実施例によるオーデ
ィオ用ＤＳＰメモリアドレス生成回路（以下、メモリア
ドレス生成回路とする）はオフセット（ＯＦ）メモリ１
と、セレクタ２，４と、ポインタメモリ３と、加算器５
と、ラッチ回路６，７と、アンド回路８とから構成され
ている。

【００２８】オフセットメモリ１には大容量のメモリ
（図示せず）のアドレス空間を分割する時のデータとな
るオフセットデータが格納されている。ポインタメモリ
３にはメモリのアドレス空間においてアクセスしている
場所を示すポインタデータが格納されている。

【００２９】セレクタ２は内部バス上のデータとアンド
回路８の出力とのうち一方を選択してポインタメモリ３
に出力する。通常、セレクタ２はアンド回路８の出力を
選択しており、上位装置（図示せず）が内部バスを介し
てポインタメモリ３にポインタデータをセットする時の
み内部バス上のデータを選択する。

【００３０】セレクタ４はポインタメモリ３の出力とラ
ッチ回路７の出力とのうち一方を選択して加算器５に出
力する。通常、セレクタ４はポインタメモリ３の出力を
選択しており、加算器５で次ポインタデータがアドレス
空間を分割した領域を越えるか否かを判定するための所
定演算を行う時のみラッチ回路７の出力を選択する。

【００３１】加算器５はオフセットメモリ１の出力とセ
レクタ４の出力とを加算し、その加算結果をラッチ回路
６，７に夫々出力する。このとき、加算器５はポインタ
メモリ３からのポインタデータをインクリメントし、イ
ンクリメントした次ポインタデータをラッチ回路６とア
ンド回路８とセレクタ２とを介してポインタメモリ３に
セットする。

【００３２】同時に、加算器５は次ポインタデータがア
ドレス空間の領域を越えるか否かを判定するために所定
演算を行い、その所定演算の結果が“０”であれば次ポ
インタデータがアドレス空間の領域を越えると判定し、
その旨を示すＥＱ信号（＝０）をアンド回路８に出力す
る。

【００３３】ラッチ回路６は加算器５の加算結果を保持
し、その加算結果をアンド回路８に出力する。ラッチ回
路７は加算器５の加算結果を保持し、その加算結果を外
部メモリアドレスとして出力する。

【００３４】アンド回路８は加算器５からのＥＱ信号と
ラッチ回路６の出力（次ポインタデータ）との論理積演
算を行い、その演算結果をセレクタ２に出力する。つま
り、アンド回路８は加算器５からＥＱ信号が入力されな
ければラッチ回路６に保持された次ポインタデータをそ
のままセレクタ２に出力し、加算器５からＥＱ信号が入
力されればその領域の先頭のポインタデータ（オール
“０”）をセレクタ２に出力する。

【００３５】図２は本発明の一実施例によるメモリアド
レス生成回路の動作を示すタイミングチャートである。
これら図１及び図２を用いて本発明の一実施例によるメ
モリアドレス生成回路の動作について説明する。

【００３６】まず、内部の命令によってメモリアドレス
生成回路に外部メモリをアクセスする命令が発生する
と、オフセットメモリ１からオフセットデータ「ＯＦ
ｎ」（ｎはオフセットデータのｎ番目のデータであるこ
とを示す）が、ポインタメモリ３からポインタデータ
「Ｐｍ」（ｍはポインタデータのｍ番目のデータである
ことを示す）が夫々読出される。

【００３７】これらのデータは加算器５に入力されて加
算され、その加算結果「ＯＦｎ＋Ｐｍ」はラッチ回路７
に保持され、ラッチ回路７から外部メモリアドレスとし
て出力される。その後、加算器５はポインタレジスタ３
からのポインタデータ「Ｐｍ」をインクリメントし、イ
ンクリメントした次ポインタデータ「（Ｐｍ）＋１」を
ラッチ回路６にラッチする。このとき、オフセットメモ
リ１から次のオフセットデータ「ＯＦ（ｎ＋１）」が読
出されて加算器５に出力される。

【００３８】３番目の演算サイクルでは加算器５で
｛［ＯＦ（ｎ＋１）］−（ＯＦｎ＋Ｐｍ）−１｝の所定
演算が行われ、次ポインタデータ「（Ｐｍ）＋１」がア
ドレス空間の領域を越えるか否かの判定が行われる。次
ポインタデータ「（Ｐｍ）＋１」がアドレス空間の領域
を越える場合には加算器５からアンド回路８にＥＱ信号
が出力されるので、アンド回路８はラッチ回路６からの
次ポインタデータ「（Ｐｍ）＋１」をクリアし、その領
域の先頭のポインタデータ（オール“０”）をセレクタ
２に出力する。

【００３９】その場合、オフセットメモリ１から次のオ
フセットデータ「ＯＦ（ｎ＋１）」が読出されたままで
あれば、大容量のメモリでは次の領域の先頭位置に対す
るアクセスが行われる。また、オフセットメモリ１から
前のオフセットデータ「ＯＦｎ」が読出されるのであれ
ば、大容量のメモリでは前の領域の先頭位置に対するア
クセスが行われる。

【００４０】よって、大容量のメモリのアドレス空間に
予め設定されたＰＣＭ音源の領域に対するアクセスであ
れば、次ポインタデータ「（Ｐｍ）＋１」が領域を越え
る時にオフセットメモリ１から次のオフセットデータ
「ＯＦ（ｎ＋１）」を読出すことで、ＰＣＭ音源の領域
に対して連続的にアクセスすることができる。

【００４１】一方、大容量のメモリのアドレス空間に予
め設定されたエコーやリバーブ機能に用いる領域に対す
るアクセスであれば、次ポインタデータ「（Ｐｍ）＋
１」が領域を越える時にオフセットメモリ１から前のオ
フセットデータ「ＯＦｎ」を読出すことで、エコーやリ
バーブの機能に用いる領域をリングバッファのように構
成することができる。

【００４２】図３は本発明の一実施例による大容量のメ
モリのメモリマップを示す図である。図において、本発
明の一実施例による大容量のメモリのアドレス空間は予
め複数のブロック領域、つまりエコー用エリアとリバー
ブ用エリアとＰＣＭ用エリアＡとＰＣＭ用エリアＢとに
分割されている。

【００４３】すなわち、従来の大容量のメモリのメモリ
マップではメモリをリングバッファのようにアクセスす
ることでエコーやリバーブの機能等に必要なディレイを
実現しているが、ＰＣＭ音源の場合にはＰＣＭデータを
決まった場所に書込まなければならないので、ＰＣＭデ
ータが蓄えられたメモリをリングバッファのようにアク
セスすることはできない。

【００４４】そこで、本発明の一実施例では大容量のメ
モリをいくつかのブロック領域に分割してアクセスする
ようになっており、各ブロック領域を決定する値として
各ブロック領域の先頭位置を示すオフセットデータ、つ
まりエコー用エリアのオフセットデータＯＦ０とリバー
ブ用エリアのオフセットデータＯＦ１とＰＣＭ用エリア
ＡのオフセットデータＯＦ２とＰＣＭ用エリアＢのオフ
セットデータＯＦ３とをオフセットメモリ１に格納して
いる。これらオフセットデータＯＦ０，ＯＦ１，ＯＦ
２，ＯＦ３によってアドレス０からの各ブロック領域の
範囲が決まる。

【００４５】また、各ブロック領域においてアクセスす
る位置を示すポインタデータ、つまりエコー用エリアの
ポインタデータＰ０とリバーブ用エリアのポインタデー
タＰ１とＰＣＭ用エリアＡのポインタデータＰ２とＰＣ
Ｍ用エリアＢのポインタデータＰ３とをポインタメモリ
３に格納している。

【００４６】したがって、大容量のメモリのアドレス値
はオフセットデータとポインタデータとを加算すること
で得られる。また、ポインタデータはメモリアクセス後
にインクリメントして保管しておく必要がある。

【００４７】さらに、ポインタデータは予め設定された
ブロック領域から出てしまわないように、次のオフセッ
トデータからブロック領域の幅を求め、これを越えてし
まう場合にはポインタデータをクリアする必要がある。
一方、エコーの機能を実現するためには、書込み用及び
読出し用の複数のポインタデータを使用する必要があ
る。

【００４８】このように、大容量のメモリにおいて予め
分割された複数のブロック領域各々を指定するオフセッ
トデータをオフセットメモリ１に格納し、複数のブロッ
ク領域各々におけるアクセス場所を示すポインタデータ
をポインタメモリ３に保持するとともに、オフセットデ
ータとポインタデータとを加算器５で加算して外部メモ
リアドレスを生成し、ブロック領域における次アクセス
場所を示す次ポインタデータがそのブロック領域を越え
るときに次ポインタデータをクリアして各ブロック領域
の先頭位置を示すポインタデータをポインタメモリ３に
保持することによって、エコーやリバーブの機能等によ
ってサラウンド音を実現するためのメモリアドレス生成
回路に小さいハードウェアを追加することで、ＰＣＭ音
源に必要なメモリに対するアドレス生成をエコーやリバ
ーブの機能におけるアドレス生成とともに行うことが可
能となる。

【００４９】同時に、アドレス計算をハードウェアで行
ってしまうので、ソフトウェアで実現するのに比べて設
計者の負担を軽減することができるとともに、ＤＳＰの
演算処理能力の向上を図ることができる。よって、エコ
ーやリバーブ、及びキーコントロール等の機能及び高速
なＰＣＭ処理の実現を可能とし、ＤＳＰのトータル的な
演算処理能力を向上させることができる。

【００５０】

【発明の効果】以上説明したように本発明によれば、音
源発生用のメモリに対してＰＣＭ音源のためのメモリア
クセスを行うディジタルシグナルプロセッサにおいて、
メモリにおける予め設定された複数の領域各々を指定す
るオフセット値を格納し、複数の領域各々におけるアク
セス場所を示すポインタ値を保持するとともに、オフセ
ット値とポインタ値とを基にメモリに対するアクセスア
ドレスを生成し、次アクセス場所を示す次ポインタ値が
領域を越えると判定したときに次ポインタ値をクリアし
て次アクセス場所を領域内における先頭位置にすること
によって、エコーやリバーブ、及びキーコントロール等
の機能及び高速なＰＣＭ処理の実現を可能とし、ＤＳＰ
のトータル的な演算処理能力を向上させることができる
という効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるオーディオ用ＤＳＰメ
モリアドレス生成回路の構成を示すブロック図である。

【図２】本発明の一実施例によるオーディオ用ＤＳＰメ
モリアドレス生成回路の動作を示すタイミングチャート
である。

【図３】本発明の一実施例による大容量のメモリのメモ
リマップを示す図である。

【図４】従来例によるオーディオ用ＤＳＰメモリアドレ
ス生成回路の構成を示すブロック図である。

【図５】従来例によるオーディオ用ＤＳＰメモリアドレ
ス生成回路の動作を示すタイミングチャートである。

【図６】従来例による大容量のメモリのメモリマップを
示す図である。

【図７】従来例のＰＣＭ音源用ＬＳＩの構成を示すブロ
ック図である。

【符号の説明】

１ オフセットメモリ ２，４ セレクタ ３ ポインタメモリ ５ 加算器 ６，７ ラッチ回路 ８ アンド回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｈ 17/02 Ｋ 8842−5Ｊ Ｇ１０Ｈ 7/00 ５２１ Ｋ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 音源発生用のメモリに対してＰＣＭ音源
   のためのメモリアクセスを行うディジタルシグナルプロ
   セッサであって、前記メモリにおいて予め分割された複
   数の領域各々を指定するオフセット値を格納する格納手
   段と、前記複数の領域各々におけるアクセス場所を示す
   ポインタ値を保持する保持手段と、前記オフセット値と
   前記ポインタ値とを基に前記メモリに対するアクセスア
   ドレスを生成する生成手段と、前記領域における次アク
   セス場所を示す次ポインタ値が前記領域を越えるか否か
   を判定する判定手段と、前記判定手段の判定結果に応じ
   て前記次ポインタ値を前記領域内における先頭位置に戻
   す手段とを有することを特徴とするディジタルシグナル
   プロセッサ。
2. 【請求項２】 前記判定手段の判定時に前記保持手段の
   出力に代えて前記生成手段で生成されたアクセスアドレ
   スを前記生成手段に出力する選択手段を含むことを特徴
   とする請求項１記載のディジタルシグナルプロセッサ。
3. 【請求項３】 音源発生用のメモリに対してＰＣＭ音源
   のためのメモリアクセスを行うディジタルシグナルプロ
   セッサであって、前記メモリにおいて予め分割された複
   数の領域各々を指定するオフセット値を格納する格納手
   段と、前記複数の領域各々におけるアクセス場所を示す
   ポインタ値を記憶する記憶手段と、前記オフセット値と
   前記ポインタ値とを加算して前記メモリのアクセスアド
   レスを生成しかつ次ポインタ値が前記領域を越えるか否
   かを判定するための所定演算を行う加算手段と、前記所
   定演算の演算時に前記記憶手段の内容に代えて前記加算
   手段の加算結果を前記加算手段に出力する選択手段と、
   前記所定演算の結果に応じて前記領域の先頭アドレスを
   生成する生成手段とを有することを特徴とするディジタ
   ルシグナルプロセッサ。
4. 【請求項４】 前記加算手段の加算結果を保持しかつそ
   の保持内容を前記生成手段に出力する第１の保持手段
   と、前記加算手段の加算結果を保持しかつ保持内容をア
   クセスアドレスとして出力する第２の保持手段とを含む
   ことを特徴とする請求項３記載のディジタルシグナルプ
   ロセッサ。