JPH06149660A - メモリアクセス装置 - Google Patents

Abstract

(57)【要約】 【目的】 １つのメモリ装置上で、特殊なアドレス制御
によってリング状にアクセスされる遅延用メモリ領域
と、通常のアドレス制御によってアクセスされる通常メ
モリ領域とを併存可能とすることにある。 【構成】 制御信号Ａが“０”のとき、外部より指定さ
れた絶対アドレスが、ＲＡＭの通常メモリ領域をアクセ
スするためのアドレスとして、セレクタ３０７より出力
される。制御信号Ａが“１”のとき、減算器３０２でサ
ンプリングクロック毎にインクリメントされるサンプリ
ングカウンタ３０１が出力する絶対アドレスから外部よ
り指定された相対アドレスが減算されて得られた絶対ア
ドレスが、ＲＡＭの遅延用メモリ領域をアクセスするた
めのアドレスとして、セレクタ３０７より出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、楽音信号に音響効果を
付加する効果付加装置などに用いられるメモリ装置をア
クセスするメモリアクセス装置に関する。

【０００２】

【従来の技術】従来から、例えばリバーブ（残響）など
のエフェクタ等に用いられる遅延用メモリとして、ＲＡ
Ｍなどがリングバッファとして用いられる。この場合、
波形信号がＲＡＭに書き込まれるタイミングと、その信
号が上記ＲＡＭから読み出されるタイミングとの時間差
が、所定の遅延時間となる。

【０００３】ここで、効果付加処理における遅延用メモ
リのアクセス制御を簡単にするために、ＤＳＰなどの効
果付加制御回路が相対アドレスを指定するだけで遅延用
メモリをアクセスできるようなアドレス制御回路が用い
られる。

【０００４】即ち、このようなアドレス制御回路は、波
形信号のサンプリングタイミング毎にインクリメントさ
れるサンプリングカウンタを有し、このサンプリングカ
ウンタの値が示すアドレスから効果付加制御回路が指定
する相対アドレスを減算した絶対アドレスによって、遅
延用メモリをアクセスする。

【０００５】そして、まず、効果付加制御回路によって
相対アドレスとして０が設定されることにより、波形信
号は、遅延用メモリのサンプリングカウンタの値が示す
絶対アドレスに書き込まれる。

【０００６】また、任意の遅延波形信号は、効果付加制
御回路によってその遅延波形信号の遅延量に対応する相
対アドレスが設定されることにより、遅延用メモリのサ
ンプリングカウンタの値が示す絶対アドレスから上記相
対アドレスが減算されて得られる絶対アドレスから読み
出される。

【０００７】上述のサンプリングカウンタは、遅延用メ
モリの全アドレスを指定できるビット数を有し、サンプ
リングカウンタによって指定されるアドレスが最大アド
レスに達した後に、サンプリングカウンタが更にインク
リメントされると、それによって指定されるアドレスは
０に戻る。このようにして、遅延用メモリは、リング状
にアクセスされることになる。

【０００８】

【発明が解決しようとする課題】しかし、上述の従来例
では、遅延用メモリに対して上述のように特殊なアドレ
ス制御が行われるため、その遅延用メモリを各種制御用
データを書き込むための通常のメモリとして使用するこ
とができず、メモリを効率的に使用することができない
という問題点を有している。

【０００９】本発明の課題は、１つのメモリ装置上で、
特殊なアドレス制御によってリング状にアクセスされる
遅延用メモリ領域と、通常のアドレス制御によってアク
セスされる通常メモリ領域とを併存可能とすることにあ
る。

【００１０】

【課題を解決するための手段】本発明は、メモリ装置を
アクセスするためのメモリアクセス装置を前提とする。

【００１１】そして、まず、波形信号のサンプリングタ
イミングなどの所定のタイミング毎にメモリ装置上の所
定の記憶領域をリング状にアクセスするアドレスを発生
するアドレスカウンタ手段を有する。この所定の記憶領
域は、例えば、効果付加装置などにおいて、遅延用メモ
リ領域として使用される。

【００１２】そして、効果付加制御装置などの外部の制
御装置により指定される相対アドレスを入力し、アドレ
スカウンタ手段が出力するアドレスから相対アドレスだ
け離れた所定の記憶領域内の第１の絶対アドレスを演算
する減算器などの演算手段を有する。

【００１３】そして、効果付加制御装置などの外部の制
御装置から指定される切換信号に基づいて、第１の絶対
アドレスと外部の制御装置により指定される第２の絶対
アドレスのうち一方を選択し、その選択された絶対アド
レスでメモリ装置をアクセスするアドレス選択手段を有
する。

【００１４】上述の本発明の構成において、メモリ装置
上で所定の記憶領域を設定する設定手段を更に有するよ
うに構成することができる。

【００１５】

【作用】効果付加制御装置などの外部の制御装置がメモ
リ装置上の所定の記憶領域をリング状にアクセスしたい
場合、アドレス選択手段に第１の絶対アドレスを選択さ
せるための切換信号を与えると共に、外部の制御装置が
処理する波形信号のサンプリングタイミングなどの所定
のタイミング毎に、所定の記憶領域上の相対アドレスを
指定する。

【００１６】この結果、アドレス選択手段が、アドレス
カウンタ手段が出力するアドレスから上述の相対アドレ
スだけ離れた所定の記憶領域内の第１の絶対アドレスを
選択し、その第１の絶対アドレスによってメモリ装置が
アクセスされる。

【００１７】一方、効果付加制御装置などの外部の制御
装置がメモリ装置上の上記所定の記憶領域以外の通常メ
モリ領域などをアクセスしたい場合、アドレス選択手段
に第２の絶対アドレスを選択させるための切換信号を与
えると共に、当該第２の絶対アドレスを指定する。

【００１８】この結果、アドレス選択手段が、上述の第
２の絶対アドレスを選択し、その第２の絶対アドレスに
よってメモリ装置がアクセスされる。なお、第２の絶対
アドレスは、必ずしも所定の記憶領域以外の記憶領域を
アクセスするためのアドレスである必要はない。即ち、
外部の制御装置は、第２の絶対アドレスを指定すること
により、波形信号のサンプリングタイミングなどに同期
しない任意のタイミングで、所定の記憶領域をアクセス
することもできる。

【００１９】

【実施例】以下、図面を参照しながら、本発明によるエ
フェクタ機能を有する電子鍵盤楽器の２つの実施例につ
き詳細に説明する。 ＜共通構成＞図１は、第１の実施例と第２の実施例とに
共通の全体構成図である。

【００２０】まず、ＣＰＵ（中央演算制御装置）１０３
は、ＲＯＭ(Read Only Memory)１０４に記憶されている
制御プログラムに基づきＲＡＭ(Random Access Memoy)
１０５をワークメモリとして使用しながら動作し、機能
キー１０１及び鍵盤１０２を走査して各機能キー及び鍵
の操作状態を取り込み、発音制御データを楽音信号発生
回路１０６に送ってその発音動作を制御し、また、ＤＳ
Ｐ(digital signalprocessor)１０７に対してエフェク
タ処理のための各種設定を行う。

【００２１】ＤＳＰ１０７は、楽音信号発生回路１０６
が発生した楽音の波形データを取り込み、その波形デー
タに対して、ＲＡＭ１０８上の遅延用メモリ領域をアク
セスしながら、エフェクタ処理であるタイムディレイ処
理を実行する。

【００２２】ＤＳＰ１０７から出力された波形データ
は、Ｄ／Ａ変換器１０９でアナログの楽音波形信号に変
換され、その信号がローパスフィルタ（ＬＰＦ）１１０
で整形された後、アンプ１１１で増幅され、スピーカ１
１２から放音される。

【００２３】次に、図２は、図１のＤＳＰ１０７の構成
図である。各部分は、バス２０１によって接続され、命
令デコーダ２０３がプログラムメモリ２０２に記憶され
た制御プログラムを実行することにより、エフェクタ処
理が実行される。

【００２４】このとき、エフェクタ処理における乗算演
算は乗算器２０６で実行され、加減算演算及び論理演算
は算術論理演算器（ＡＬＵ）２０７で実行される。ま
た、エフェクタ処理の特性を定めるための各種係数は、
係数メモリ２０４に格納され、エフェクタ処理において
使用される各種変数はワークメモリ２０５に格納され
る。

【００２５】楽音信号発生回路１０６において発生され
た波形データは、波形入力インタフェース２０８を介し
てワークメモリ２０５内の波形バッファに格納され、そ
れに対してエフェクタ処理が実行される。このエフェク
タ処理においては、遅延データ及びその他の制御データ
用に、バス２０１に接続される図１のＲＡＭ１０８の後
述する一部エリアが使用されるが、そのときのＲＡＭ１
０８のアドレスは、アドレス制御部２１２によって制御
される。

【００２６】ＣＰＵ１０３からＤＳＰ１０７に対して設
定される各種制御データは、ＣＰＵインタフェース２０
９を介してワークメモリ２０５に書き込まれる。エフェ
クタ処理の結果、得られた出力波形データは、波形出力
インタフェース２１０から図１のＤ／Ａ変換器１０９に
出力される。 ＜第１の実施例の説明＞図３は、図２のアドレス制御部
２１２の構成の第１の実施例を示す回路構成図である。

【００２７】図３において、図２の命令デコーダ２０３
からの切換信号Ａは、ＲＡＭ１０８を遅延波形信号作成
のためにアクセスするか制御データ用としてアクセスす
るかを選択するための制御信号である。

【００２８】この切換信号Ａが“０”の場合は、ＲＡＭ
１０８のアドレスＡ１６＝０となって、１７ビットで表
現されるＲＡＭ空間０００００（ｈ）〜１ＦＦＦＦ
（ｈ）のうち、０００００（ｈ）〜０ＦＦＦＦ（ｈ）の
領域が指定される。

【００２９】また、切換信号Ａが“１”の場合は、ＲＡ
Ｍ１０８のアドレスＡ１６＝１となって、１７ビットで
表現されるＲＡＭ空間０００００（ｈ）〜１ＦＦＦＦ
（ｈ）のうち、１００００（ｈ）〜１ＦＦＦＦ（ｈ）の
領域が指定される。

【００３０】即ち、第１の実施例では、１つのＲＡＭ１
０８の前半分の記憶領域が、リング状にアクセスされる
遅延用メモリ領域に使用され、後半分の記憶領域が、絶
対アドレスで指定される制御データ格納用の通常メモリ
領域とに分割される。

【００３１】次に、特には図示しないクロック発生回路
からサンプリングカウンタ３０１にサンプリングクロッ
クが入力される毎に、そのカウント値がインクリメント
されて減算器３０２へ入力される。

【００３２】一方、図２の命令デコーダ２０３から、バ
ス２０１内のアドレスバスを介して、相対アドレスが図
３の減算器３０２ヘ入力され、減算器３０２で上記サン
プリングカウンタ３０１のカウント値から、相対アドレ
スが減算される。

【００３３】この減算結果は、セレクタ３０７を介し
て、ＲＡＭ１０８上の遅延用メモリ領域をアクセスする
ための絶対アドレスとしてＲＡＭ１０８に出力される。
今、ＤＳＰ１０７の命令デコーダ２０３によって、相対
アドレスとして０が設定されることにより、効果付加の
処理が施されるべき波形信号は、ＲＡＭ１０８上の遅延
用メモリ領域のサンプリングカウンタ３０１の値が示す
絶対アドレスに書き込まれる。

【００３４】また、ＤＳＰ１０７における効果付加の処
理において使用される任意の遅延波形信号は、ＤＳＰ１
０７の命令デコーダ２０３によってその遅延波形信号の
遅延量に対応する相対アドレスが設定されることによ
り、ＲＡＭ１０８の遅延用メモリ領域のサンプリングカ
ウンタの値が示す絶対アドレスから上記相対アドレスが
減算されて得られる絶対アドレスから読み出される。

【００３５】例えば、図７のように、サンプリングカウ
ンタ３０１の値、つまり現在のデータ（最新のデータ）
の絶対アドレスを１３、相対アドレスを１３とすると、
絶対アドレスの１３から相対アドレスの１３が減算され
て得られた値“０”が遅延波形信号の絶対アドレスとな
る。なお、このときの遅延時間は、（相対アドレス×サ
ンプリング周期）である。

【００３６】ここで、サンプリングカウンタ３０１は、
ＲＡＭ１０８の遅延用メモリ領域の半分の記憶領域を指
定できるだけのビット数である１６ビットで構成され、
サンプリングカウンタ３０１によって指定されるアドレ
スが最大アドレスに達した後に、サンプリングカウンタ
３０１が更にインクリメントされると、それによって指
定されるアドレスは“０”に戻る。このようにして、Ｒ
ＡＭ１０８の遅延用メモリ領域は、リング状にアクセス
されることになる。この場合、ＤＳＰ１０７の効果付加
処理においては、現在の波形信号からの相対的な時間関
係が意識されるだけでよく、遅延用メモリ領域の絶対ア
ドレスが意識される必要はない。

【００３７】図３に戻って、セレクタ３０７は、インバ
ータ３０３と３つのＮＡＮＤ回路３０４、３０５、３０
６により構成される。このセレクタ３０７において、遅
延波形信号の読み出しアドレスとなる減算器３０２の出
力ＢがＮＡＮＤ回路３０４へ、また、図２の命令デコー
ダ２０３からの絶対アドレスＣが、バス２０１内のアド
レスバスを介してＮＡＮＤ回路３０５へそれぞれ入力さ
れる。更に、命令デコーダ２０３からの遅延用／制御用
の切換切換信号Ａが、ＮＡＮＤ回路３０４とＮＡＮＤ回
路３０５へそれぞれ入力される。

【００３８】そして、図４のセレクタ３０７の真理値表
に示すように、命令デコーダ２０３の切換信号Ａが
“０”のときには、ＲＡＭ１０８へ制御用データを格納
するための絶対アドレスデータＣが、アドレスＡ０〜Ａ
１５としてＮＡＮＤ回路３０６から出力される。

【００３９】また、命令デコーダ２０３の切換信号Ａが
“１”のときには、減算器３０２の出力である現在の絶
対アドレスから相対アドレスを減算した値の１６ビット
データＢが、アドレスＡ０〜Ａ１５としてＮＡＮＤ回路
３０６から出力される。この場合、ＲＡＭアドレスＡ１
６は“１”であるので、１００００（ｈ）〜１ＦＦＦＦ
（ｈ）の領域がリング状にアクセスされる。 ＜第２の実施例の説明＞前述の第１の実施例では、１つ
のＲＡＭ１０８の記憶領域が、リング状にアクセスされ
る遅延用メモリ領域と、絶対アドレスで指定される制御
データ格納用の通常メモリ領域とに分割されたが、第２
の実施例においては、上述のリング状にアクセスされる
遅延用メモリ領域の広さを変更することが可能である。

【００４０】図５は、図２のアドレス制御部２１２の回
路構成の第２の実施例を示す図である。図５において、
図２の命令デコーダ２０３からの切換信号Ａは、ＲＡＭ
１０８を、遅延波形信号作成のためにアクセスするか制
御データ用としてアクセスするかを選択するための制御
信号である。この切換信号Ａが“０”の場合は、図３の
セレクタ３０７と全く同じセレクタ５０８によって絶対
アドレスがアドレスバスを介して選択され、ＲＡＭ１０
８の１２８Ｋワード領域をアクセスするアドレスＡ０〜
Ａ１６となる。

【００４１】また、切換信号Ａが“１”の場合は、前述
の遅延波形信号データの読み出しアドレス値である減算
器５０２の出力において、後述するアドレスクリッパ５
０３によってその上位ビットがマスクされた後、セレク
タ５０８によって選択され、ＲＡＭ１０８の遅延用メモ
リ領域をリング状にアクセスするための絶対アドレスＡ
０〜Ａ１６として出力される。

【００４２】次に、図６にアドレスクリッパ５０３の回
路図を示す。図６において、２ビットのラッチ６０１
は、ＲＡＭ１０８の遅延用メモリ領域を設定するために
用いられ、予め図２の命令デコーダ２０３から領域設定
命令に基づいて領域設定データＣ０、Ｃ１が初期設定さ
れることにより、次のようにアドレスの上位１〜３ビッ
トがマスクされ、リング状にアクセスされる領域が所定
の範囲に制限される。Ｃ０＝０、Ｃ１＝０の場合 ＡＮＤゲート６０４、６０５、６０６のそれぞれの出力
Ｏ１６、Ｏ１５、Ｏ１４が“０”となるため、減算器５
０２の出力Ｉ１４〜Ｉ１６がマスクされる。その結果、
減算器５０２の出力はＲＡＭ１０８の００００（ｈ）〜
３ＦＦＦ（ｈ）の１６Ｋワードの領域のみをリング状に
アクセスする。そのため、先頭の１６Ｋワードを除く領
域は絶対アドレスを用いてアクセスすることによって、
通常メモリ領域として用いることができる。Ｃ０＝１、Ｃ１＝０の場合 ＡＮＤゲート６０４、６０５のそれぞれの出力Ｏ１６、
Ｏ１５が“０”となる結果、減算器５０２の出力Ｉ１５
とＩ１６がマスクされる。その結果、減算器５０２の出
力はＲＡＭ１０８の００００（ｈ）〜７ＦＦＦ（ｈ）の
３２Ｋワードの領域のみをリング状にアクセスする。そ
のため、先頭の３２Ｋワードを除く領域は絶対アドレス
を用いてアクセスすることによって、通常メモリ領域と
して用いることができる。

【００４３】以下、同様にしてＣ０＝０、Ｃ１＝１の場
合は、先頭の６４Ｋワードが、またＣ０＝１、Ｃ１＝１
の場合は、全ＲＡＭ領域（１２８Ｋワード）が遅延用メ
モリ領域としてリング状にアクセスされる。 ＜他の実施例の説明＞上述の第１又は第２の実施例で
は、ＲＡＭ１０８を遅延波形信号作成のためにアクセス
するか制御データ用としてアクセスするかを選択するた
めの制御信号として、ＤＳＰ１０７から指定されるアド
レスの上位ビットが使用されたが、本発明はこれに限ら
れるものではなく、専用の制御信号が使用されるように
構成してもよい。

【００４４】

【発明の効果】本発明によれば、１つのメモリ装置上の
所定の記憶領域を相対アドレス指定に基づいてリング状
にアクセスできると共に、そのメモリ装置を通常の絶対
アドレス指定に基づいてアクセスすることも可能とな
る。

【００４５】従って、１つのメモリ装置上の所定の記憶
領域を効果付加装置などの遅延用メモリ領域として使用
することができると共に、そのメモリ装置上の所定の記
憶領域以外の記憶領域を通常のメモリ領域として使用す
ることも可能となり、メモリ装置を効率的に活用するこ
とが可能となる。

【００４６】これにより、効果付加装置などにおいて、
メモリ装置の構成を簡略化して、製作コストの低減を図
ることが可能となる。

【図面の簡単な説明】

【図１】本発明による実施例の全体構成図である。

【図２】ＤＳＰ１０７の構成図である。

【図３】第１の実施例におけるアドレス制御部２１２の
構成図である。

【図４】セレクタ３０７の真理値表を示す図である。

【図５】第２の実施例におけるアドレス制御部２１２の
構成図である。

【図６】第２の実施例におけるアドレス制御部２１２の
アドレスクリッパの回路図である。

【図７】原信号波形と遅延波形信号間の相対アドレスの
１例を示す図である。

【符号の説明】

１０１ 機能キー １０２ 鍵盤 １０３ ＣＰＵ １０４ ＲＯＭ １０５ ＲＡＭ １０６ 楽音信号発生回路 １０７ ＤＳＰ １０８ ＲＡＭ １０９ Ｄ／Ａ変換器 １１０ ＬＰＦ １１１ アンプ １１２ スピーカ ２０１ バス ２０２ プログラムメモリ ２０３ 命令デコーダ ２０４ 係数メモリ ２０５ ワークメモリ ２０６ 乗算器 ２０７ 算術論理演算器（ＡＬＵ） ２０８ 波形入力インタフェース ２０９ ＣＰＵインタフェース ２１０ 波形出力インタフェース ２１１ タイマ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 細田 潤 東京都羽村市栄町３丁目２番１号 カシオ 計算機株式会社羽村技術センター内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリ装置をアクセスするためのメモリ
   アクセス装置において、 所定のタイミング毎に前記メモリ装置上の所定の記憶領
   域をリング状にアクセスするアドレスを発生するアドレ
   スカウンタ手段と、 外部の制御装置により指定される相対アドレスを入力
   し、前記アドレスカウンタ手段が出力するアドレスから
   前記相対アドレスだけ離れた前記所定の記憶領域内の第
   １の絶対アドレスを演算する演算手段と、 前記外部の制御装置から指定される切換信号に基づい
   て、前記第１の絶対アドレスと前記外部の制御装置によ
   り指定される第２の絶対アドレスのうち一方を選択し、
   該選択された絶対アドレスで前記メモリ装置をアクセス
   するアドレス選択手段と、 を有することを特徴とするメモリアクセス装置。
2. 【請求項２】 前記メモリ装置上で前記所定の記憶領域
   を設定する設定手段を更に有する、 ことを特徴とする請求項１に記載のメモリアクセス装
   置。