JPH10334081A

JPH10334081A - リストベクトル処理装置

Info

Publication number: JPH10334081A
Application number: JP9139975A
Authority: JP
Inventors: Kenichi Wakatsuki; 健一若月
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 1997-05-29
Filing date: 1997-05-29
Publication date: 1998-12-18

Abstract

(57)【要約】【課題】前半Ｎ個、後半Ｎ個、…のように連続するア
ドレスベクトルのそれぞれに同一のアドレスベクトル要
素が存在する場合、要素番号が一番大きいアドレスベク
トル要素、つまり一番最後の前半Ｎ個あるいは後半Ｎ個
のなかのアドレスベクトル要素のみに主記憶に対するデ
ータ書き込みを行わせる。【解決手段】４個のベクトル処理装置１〜４に昇順に
番号づけたＩ個のベクトル要素を割り振り、前記４個の
ベクトル処理装置１〜４からベクトル要素を比較して一
致するベクトル要素があるとき、一致するものの中でベ
クトル要素番号の最も大きいベクトル要素を主記憶アク
セスデータとして送出し、それ以外のベクトル要素の送
出を抑止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はリストベクトル処理
装置に関し、特にリストベクトルのストア命令を実行す
るリストベクトル処理装置に関する。

【０００２】

【従来の技術】リストベクトルのストア命令とは、Ｉ個
のアドレスベクトル要素それぞれが示す主記憶上のアド
レスにベクトル要素番号の若い順にデータを書き込む命
令である。アドレスベクトル要素をＭ個のベクトル処理
装置に分散し、それぞれ並列に処理させる場合、各アド
レス要素をアクセスする際にメモリアクセスの順をリス
トベクトルの要素の並びの順で行うために、Ｍ個のベク
トル処理装置から同じタイミングで出力したＭ個のアド
レスベクトル要素を比較して同一のアドレスベクトル要
素があった場合、その中で一番ベクトル要素番号の大き
いただ一つのアドレスベクトル要素にだけ主記憶へデー
タを書き込ませ、その他のアドレスベクトル要素には主
記憶へのデータ書き込みを抑止させる。このようにして
主記憶へのアクセス回数を減らし、リストベクトルのス
トア命令の実行時間を短縮している。

【０００３】

【発明が解決しようとする課題】上記のリストベクトル
処理装置において、同じタイミングで入力したＭ個のア
ドレスベクトル要素についてだけでなく、連続するＭ個
のアドレスベクトル要素に一致するものがあるかぎり、
一致するアドレスベクトル要素の中でベクトル要素番号
の最も大きいものにのみ主記憶へのデータ書き込みを行
わせるためには、先行するＭ個のアドレスベクトル要素
について一致判定を行う一致判定回路を設け、その一致
判定回路を使用して後続のＭ個のアドレスベクトル要素
についても一致判定を行い、さらに先行するＭ個と後続
のＭ個のいずれが一致しているか判定する一致判定回路
も設ける必要がある。

【０００４】従来、一回で処理可能なアドレスベクトル
要素の数を２Ｎ個のように偶数個とし、ベクトル要素番
号順にＮ個とＮ個に分ける。ここで、ベクトル要素番号
が小さいＮ個を前半Ｎ個と称する。ベクトル要素番号の
大きいＮ個を後半Ｎ個と称する。そして、従来の処理は
毎回、前後半２Ｎ個で処理しており、さらに後続するベ
クトル要素には対応することができない。

【０００５】本発明の目的は、前半Ｎ個、後半Ｎ個、…
のように連続するアドレスベクトルのそれぞれに同一の
アドレスベクトル要素が存在する場合、要素番号が一番
大きいアドレスベクトル要素、つまり一番最後の前半Ｎ
個あるいは後半Ｎ個のなかのアドレスベクトル要素のみ
に主記憶に対するデータ書き込みを行わせるようにして
上記の欠点を回避して、主記憶アクセス回数を減らし、
リストベクトルのストア命令の性能を向上させるリスト
ベクトル処理装置を提供することにある。

【０００６】

【課題を解決するための手段】本発明のリストベクトル
処理装置は、複数個のベクトル処理装置が主記憶装置に
それぞれアクセスするアドレスを示す複数個のアドレス
ベクトルを入力し、前記アドレスベクトルのベクトル要
素に一致するものがあるとき、一致するものの中でベク
トル要素番号の最も大きいものを主記憶アクセスデータ
として送出するようにして構成される。

【０００７】また、本発明のリストベクトル処理装置
は、２Ｎ個のベクトル処理装置からアドレスベクトルを
それぞれに入力するリストベクトル処理装置において、
前記２Ｎ個のベクトル処理装置に昇順に番号づけたＩ個
のベクトル要素を割り振り、前記２Ｎ個のベクトル処理
装置からベクトル要素をそれぞれＩ／２Ｎ回連続して入
力するとき同時に入力した２Ｎ個のベクトル要素を比較
して一致するベクトル要素があるとき、一致するものの
中でベクトル要素番号の最も大きいベクトル要素を主記
憶アクセスデータとして送出し、それ以外のベクトル要
素の送出を抑止するようにして構成される。

【０００８】また、本発明のリストベクトル処理装置
は、前記２Ｎ個のベクトル処理装置からアドレスを受け
る２Ｎ個のバッファと、前記バッファの二つから読み出
されたアドレスおよびアドレス情報レジスタの出力のい
ずれかを選択するＮ個の３入力アドレスセレクタと、前
記バッファの二つから読み出されたアドレスのどちらか
を選択するＮ個の２入力アドレスセレクタと、前記２入
力アドレスセレクタおよび３入力アドレスセレクタの出
力を保持する２Ｎ個のアドレス情報レジスタと、前記ア
ドレス情報レジスタの出力を保持する２Ｎ個のアドレス
持ち回りレジスタと、前記アドレス持ち回りレジスタの
アドレスをイネーブル生成回路の出力で選択する２Ｎ入
力アドレスセレクタと、前記２Ｎ入力アドレスセレクタ
の出力を保持して主記憶制御装置にアドレスを出力する
主記憶アクセスアドレスレジスタと、前記アドレス情報
レジスタのそれぞれのアドレスが一致しているか判定す
る一致判定回路と、前記一致判定回路の判定結果に従っ
てベクトル処理の単位を２Ｎ要素処理かＮ要素処理かの
いずれかに判定する処理単位判定回路と、前記一致判定
回路の判定結果に従って主記憶へデータを書き込むベク
トル要素を決定する要素決定回路と、前記処理単位判定
回路の判定結果がＮ要素処理のとき前記要素決定回路の
出力のベクトル要素番号の大きいほうのＮ個の要素をマ
スクする要素マスク回路と、前記要素マスク回路の出力
を保持する実行要素レジスタと、次回のベクトル要素の
処理単位を判定する前記処理単位判定回路の出力と今回
処理中のベクトル要素の処理状態を示す処理状態レジス
タの出力から次回のベクトル要素の処理状態を判定する
処理状態判定回路と、前記処理状態判定回路の出力を保
持する処理状態レジスタと、前記実行要素レジスタの出
力とすでに処理された要素を示す実行済要素レジスタの
出力から未処理のベクトル要素を判定する未処理要素判
定回路と、前記未処理要素判定回路の出力より未処理の
ベクトル要素の中でベクトル要素番号の一番小さいベク
トル要素を優先してどのベクトル処理装置からのデータ
を主記憶へ書き込むか判断するためのイネーブル情報を
生成するイネーブル生成回路と、前記処理状態レジスタ
が後半Ｎ個の要素の処理あるいは後前半２Ｎ個の要素の
処理のときにイネーブル生成回路の出力を入れ替えるイ
ネーブル入れ替え回路と、前記イネーブル入れ替え回路
の出力を保持して主記憶制御装置にイネーブル情報を出
力するイネーブル出力レジスタと、Ｎ要素処理あるいは
２Ｎ要素処理の処理単位のすべてのベクトル要素の処理
が終わったら実行済要素レジスタをリセットするデータ
を生成し，処理単位のベクトル要素の処理が終わってい
ないならばイネーブル生成回路で示される新しく処理さ
れるベクトル要素をすでに処理が完了しているベクトル
要素に加えたデータを生成する実行済要素決定回路と、
前記実行済要素決定回路の出力を保持する実行済要素レ
ジスタと、処理単位が２Ｎ個の要素のときベクトル要素
の処理時間を前記要素マスク回路の出力から生成し，毎
サイクル処理時間をデクリメントする２Ｎ要素処理時間
生成回路の出力を保持する２Ｎ要素処理時間レジスタ
と、処理単位がＮ個の要素のときベクトル要素の処理時
間を前記要素マスク回路の出力から生成し，毎サイクル
処理時間をデクリメントするＮ要素処理時間生成回路
と、前記Ｎ要素処理時間生成回路の出力を保持するＮ要
素処理時間レジスタと、処理単位が２Ｎ個の要素あるい
はＮ個の要素のときのベクトル要素の処理終了を判定す
る処理終了判定回路と、前記処理状態判定回路および前
記処理終了判定回路の出力に従って前記バッファの読み
出しアドレスの更新信号，前記２入力アドレスセレクタ
および３入力アドレスセレクタのセレクト信号を生成す
る制御回路とを有して構成される。

【０００９】さらに、本発明のリストベクトル処理装置
において、前記処理単位判定回路は２Ｎ個のベクトル要
素のうち前半Ｎ個が後半Ｎ個のいずれかに一致している
か、あるいは連続した４Ｎ個のベクトル要素のうち先行
する２Ｎ個の後半Ｎ個と後続する２Ｎ個の前半Ｎ個との
後前半２Ｎ個について後半Ｎ個が前半Ｎ個のいずれかに
一致しているとき２Ｎ要素処理と判定し、２Ｎ個のベク
トル要素の前半Ｎ個の一つでも後半Ｎ個のいずれにも一
致していないか、あるいは前記後前半２Ｎ個について後
半Ｎ個の一つでも前半Ｎ個のいずれにも一致していない
ときＮ要素処理と判定する。

【００１０】さらに、本発明のリストベクトル処理装置
において、前記処理状態判定回路は次回のベクトル要素
の処理状態が前半Ｎ個の処理，後半Ｎ個の処理，前半お
よび後半の２Ｎ個の処理，連続する４Ｎ個について前記
後前半２Ｎ個のいずれであるかを判定する。

【００１１】すなわち、本発明のリストベクトル処理装
置は連続するアドレスベクトルのベクトル要素を順次に
取得して次の処理を実行する。

【００１２】（１）前半Ｎ個だけで処理するのは、前半
Ｎ個のアドレスベクトル要素のうち後半Ｎ個のアドレス
ベクトル要素のいずれにも一致しないものがあるときで
ある。

【００１３】（２）後半Ｎ個だけで処理するのは、前半
Ｎ個だけの処理が行われたあと、後半Ｎ個のアドレスベ
クトル要素のうち、次の前後半２Ｎ個の前半Ｎ個のアド
レスベクトル要素のいずれにも一致しないものがあると
きである。

【００１４】（３）前後半２Ｎ個で処理するのは、前半
Ｎ個のすべてのアドレスベクトル要素が後半Ｎ個のアド
レスベクトル要素のいずれかに一致しているときであ
る。

【００１５】（４）後前半２Ｎ個で処理するのは、前半
Ｎ個だけの処理が行われたあと、後半Ｎ個のすべてのア
ドレスベクトル要素が、次の前後半２Ｎ個の前半Ｎ個の
アドレスベクトル要素のいずれかに一致しているときで
ある。

【００１６】また、一致判定回路を増やすことなく、連
続する２Ｎ個のアドレスベクトル要素に一致するものが
あるかぎり、一致するアドレスベクトル要素のなかでベ
クトル要素番号の最も大きいものにのみ主記憶へのデー
タ書き込みを行わせるために、連続する前半Ｎ個，後半
Ｎ個，前半Ｎ個，後半Ｎ個…において、アドレスベクト
ル要素に一致するものがあるかぎり、一致するアドレス
ベクトル要素のなかでベクトル要素番号の最も大きいも
のにのみ主記憶へのデータ書き込みを行わせる。

【００１７】さらに、先行する２Ｎ要素において前半Ｎ
要素すべてが後半Ｎ要素のいずれかに一致しないときに
は、前半Ｎ要素のうち後半Ｎ要素に一致していないもの
だけを前半Ｎ要素として処理を行い、前半Ｎ要素のうち
後半Ｎ要素に一致しているものは、後半Ｎ要素に処理を
つないで未処理の後半Ｎ要素を前半Ｎ要素のようにみせ
かけ、後続の２Ｎ要素の前半Ｎ要素を後半Ｎ要素のよう
に見せかけて、合わせて２Ｎ要素において後半Ｎ要素す
べてが前半Ｎ要素のいずれかに一致しないときには、後
半Ｎ要素のうち前半Ｎ要素に一致していないものだけを
後半Ｎ要素として処理を行い、後半Ｎ要素のうち前半Ｎ
要素に一致しているものは、前半Ｎ要素に処理をつない
でいくという制御を行う。このようにして連続する前半
Ｎ個，後半Ｎ個，前半Ｎ個，後半Ｎ個…において、一致
するものがあれば、ベクトル要素番号の大きいものに順
につないでいき、アドレス要素番号の一番大きいものが
主記憶にデータを書き込むことを可能とする。

【００１８】

【発明の実施の形態】以下、本発明について図面を参照
しながら説明する。

【００１９】図１は本発明が適用される情報処理システ
ムの一例を示すブロック図である。同図において、リス
トベクトル処理装置５はベクトル処理装置１〜４からア
ドレスベクトルを取得し、所望のアドレスデータを生成
して主記憶制御装置６に送出する。主記憶制御装置６は
ベクトル処理装置１〜４から受け取ったデータを上記の
アドレスデータに従って主記憶装置７に書き込む。

【００２０】図２および図３は本発明によるリストベク
トル処理装置のＮ＝２の場合を示すブロック図である。
ここで、リストベクトル処理装置５は、４個のベクトル
処理装置１〜４に昇順に番号づけたＩ個のベクトル要素
を割り振り、前記４個のベクトル処理装置１〜４からベ
クトル要素を比較して一致するベクトル要素があると
き、一致するものの中でベクトル要素番号の最も大きい
ベクトル要素を主記憶アクセスデータとして送出し、そ
れ以外のベクトル要素の送出を抑止する。

【００２１】以下、図２および図３を参照すると、リス
トベクトル処理装置５は、ベクトル処理装置１〜４から
主記憶にデータをストアするためのアドレスをバッファ
１０〜１３で受ける。

【００２２】そして、前記バッファ１０から読み出され
たアドレスか，前記バッファ１１から読み出されたアド
レスか，アドレス情報レジスタ１９の出力のいずれかを
セレクタ１４で選択し、それをアドレス情報レジスタ１
８で保持する。

【００２３】また、前記バッファ１０から読み出された
アドレスか，前記バッファ１１から読み出されたアドレ
スのどちらかをセレクタ１５で選択し、それをアドレス
情報レジスタ１９で保持する。

【００２４】また、前記バッファ１２から読み出された
アドレスか，前記バッファ１３から読み出されたアドレ
スか，アドレス情報レジスタ２１の出力のいずれかをセ
レクタ１６で選択し、それをアドレス情報レジスタ２０
で保持する。

【００２５】また、前記バッファ１２から読み出された
アドレスか，前記バッファ１３から読み出されたアドレ
スのどちらかをセレクタ１７で選択し、それをアドレス
情報レジスタ２１で保持する。

【００２６】さらに、前記アドレス情報レジスタ１８〜
２１のアドレスをアドレス持ち回りレジスタ２２から２
５で保持する。

【００２７】そして、前記アドレス持ち回りレジスタ２
２〜２５のアドレスをイネーブル生成回路３３の出力を
セレクト信号としてセレクタ２６で選択し、主記憶制御
装置６にアドレスを出力する主記憶アクセスアドレスレ
ジスタ２７で保持する。

【００２８】次に、前記アドレス情報レジスタ１８と１
９，１８と２０，１８と２１，１９と２０，１９と２
１，２０と２１のアドレスがそれぞれ一致しているかを
一致判定回路２８で判定する。ここで、前記アドレス情
報レジスタ１８および１９が一致していることを（１
８、１９）＝１と表し、一致していないとき（１８、１
９）＝０と表すことにする。一致判定回路２８の出力は
（１９、２０），（１８、１９），（１８、２１），
（２０、１９），（２０、２１），（１９、２１）の６
ビットである。

【００２９】処理単位判定回路３６は、一致判定回路２
８の結果から、前後半２Ｎ要素のうちすべての前半Ｎ要
素が後半Ｎ要素のいずれかに一致しているか、あるいは
後前半２Ｎ要素のうちすべての後半Ｎ要素が前半Ｎ要素
のいずれかに一致しているとき、つまり（（（１８、１９）＋（１８、２１））＊（（２０、１
９）＋（２０、２１）））’＝０となる場合に２Ｎ要素処理と判定し「０」を出力し、前
後半２Ｎ要素の前半Ｎ要素のうち１つでも後半Ｎ要素の
いずれにも一致していないとき、あるいは後前半Ｎ要素
の後半Ｎ要素のうち１つでも前半Ｎ要素のいずれにも一
致していないとき、つまり（（（１８、１９）＋（１８、２１））＊（（２０、１
９）＋（２０、２１）））’＝１となる場合にＮ要素処理と判定し「１」を出力する。こ
こで＋は論理和を表し、＊は論理積を表し、’は反転を
表す。

【００３０】要素決定回路２９は、一致判定回路２８の
出力によりアドレス情報レジスタ１８〜２４のアドレス
ベクトル要素がそれぞれ主記憶へデータを書き込むか判
定してそれぞれ１ビットずつの信号、合計４ビットの信
号を出力する。書き込むならば「１」、書き込まないな
らば「０」を出力する。すなわち、アドレス情報レジス
タ１８は（（１８、２０）＋（１８、１９）＋（１８、
２１））’で書き込み判定を行い、アドレス情報レジス
タ１９は（（２０、１９）＋（２０、２１））’で書き
込み判定を行い、アドレス情報レジスタ２０は（１９、
２１）’で書き込み判定を行い、アドレス情報レジスタ
２１は常に「１」である。

【００３１】要素マスク回路３０は、処理単位判定回路
３６の結果がＮ要素処理のとき要素決定回路２９の出力
のベクトル要素番号の大きいほうのＮ個の要素をマスク
する。すなわち、要素マスク回路３０は、アドレス情報
レジスタ１９および２１に対する要素決定回路２９の出
力に対して、処理単位判定回路３６の出力の反転したも
のをＡＮＤしてマスクする。そして要素マスク回路３０
の出力を実行要素レジスタ３１で保持する。

【００３２】次回のアドレスベクトル要素の処理単位を
判定する処理単位判定回路３６の出力と今回処理中のア
ドレスベクトル要素の処理状態を示す処理状態レジスタ
３８の出力とから、次回のアドレスベクトル要素の処理
状態が前半Ｎ要素，後半Ｎ要素，前後半Ｎ要素，後前半
Ｎ要素のいずれかであるか処理状態判定回路３７で判定
する。図４にその真理値表を示す。そして処理状態判定
回路３７の出力は処理状態レジスタ３８で保持する。

【００３３】未処理要素判定回路３２は実行要素レジス
タ３１の出力と実行済要素レジスタ４０の出力の反転を
ＡＮＤすることで未処理のアドレスベクトル要素を判定
する。

【００３４】イネーブル生成回路３３は未処理要素判定
回路３２の出力より、未処理のアドレスベクトル要素の
中でベクトル要素番号の一番大きいアドレスベクトル要
素を優先して、どのベクトル処理装置からのデータを主
記憶へ書き込むか判断するためのイネーブル情報を生成
する。図５にその真理値表を示す。

【００３５】イネーブル入れ替え回路３４は、処理状態
レジスタ３８が後半Ｎ要素あるいは後前半２Ｎ要素のと
きにイネーブル生成回路３３の出力を入れ替える。

【００３６】イネーブル出力レジスタ３５はイネーブル
入れ替え回路３４の出力を保持して主記憶制御装置６に
イネーブル情報を出力する。

【００３７】実行済要素決定回路３９は、Ｎ要素あるい
は２Ｎ要素の処理単位のすべてのアドレスベクトル要素
の処理が終わったら実行済要素レジスタ４０をリセット
するデータを生成し、処理単位のアドレスベクトル要素
の処理が終わっていないならばイネーブル生成回路３３
で示される新しく処理されるアドレスベクトル要素をす
でに処理が完了しているアドレスベクトル要素に加えた
データを生成する。そして、実行済要素レジスタ４０は
実行済要素決定回路３９の出力を保持する。

【００３８】２Ｎ要素処理時間生成回路４１は、２Ｎ要
素の処理単位のアドレスベクトル要素の処理時間を要素
マスク回路３０の４ビットの出力の「１」の数−１で生
成して、２Ｎ要素処理時間レジスタ４２にセットする。
２Ｎ要素処理時間レジスタ４２に処理時間がセットされ
たら毎サイクル処理時間はデクリメントされていく。

【００３９】Ｎ要素処理時間生成回路４３は、Ｎ要素の
処理単位のアドレスベクトル要素の処理時間を要素マス
ク回路３０の上位２ビットの出力の「１」の数−１で生
成して、Ｎ要素処理時間レジスタ４４にセットする。Ｎ
要素処理時間レジスタ４４に処理時間がセットされたら
毎サイクル処理時間はデクリメントされていく。

【００４０】処理終了判定回路４５は、処理状態レジス
タ３８が前後２Ｎ要素のときと後前２Ｎ要素のときは２
Ｎ要素処理時間レジスタ４２が「０」になれば２Ｎ要素
のすべてのアドレスベクトル要素の処理が終了したこと
を示し、処理状態レジスタ３８が前Ｎ要素のときと後Ｎ
要素のときはＮ要素処理時間レジスタ４４が「０」にな
ればＮ要素のすべてのアドレスベクトル要素の処理が終
了したことを示す。

【００４１】制御回路４６は、処理状態判定回路３７お
よび処理終了判定回路４５の出力から、バッファ１０〜
１３の読み出しアドレスの更新信号、およびセレクタ１
４〜１７のセレクト信号を生成する。図６にその条件を
示す。

【００４２】次に、上記のリストベクトル処理装置の動
作について説明する。

【００４３】ベクトル処理装置１〜４からそれぞれ１回
目のアドレスベクトル要素として（ａ、ｂ、ａ、ｃ）、
２回目のアドレスベクトル要素として（ａ、ｄ、ａ、
ｅ）が送られた場合の動作を説明する。

【００４４】クロックサイクルｔ（ｎ）で、バッファ１
０〜１３から１回目のアドレスベクトル要素を読み出
し、クロックサイクルｔ（ｎ＋１）でアドレス情報レジ
スタ１８〜２１にセットする。クロックサイクル（ｎ＋
１）のとき、アドレス情報レジスタ１８〜２１のアドレ
スベクトル要素はそれぞれａ，ａ，ｂ，ｃであるから、
一致判定回路２８の出力は（１８、１９）＝１、（１
８、２０）＝０、（１８、２１）＝０、（２０、１９）
＝０、（１９、２１）＝０、（２０、２１）＝０とな
る。

【００４５】要素決定回路２９の出力は、（（１８、２０）＋（１８、１９）＋（１８、２
１））’＝０（（２０、１９）＋（２０、２１））’＝１（１９、２１）’＝１から、「０１１１」となる。

【００４６】処理単位判定回路３６の出力は（（（１
８、１９）＋（１８、２１））＊（（２０、１９）＋
（２０、２１）））’＝１であるから「１」となり、Ｎ
要素の処理単位となる。

【００４７】処理状態判定回路３７の出力は、処理単位
判定回路３６が「１」で処理状態レジスタ３８が初期値
の「００」であるから図４の真理値表から「１０」とな
り、処理状態は前半Ｎ個となる。

【００４８】制御回路４６は、処理状態判定回路３７の
出力が「１０」であるから、バッファ１０および１２の
読み出しアドレスの更新信号を出力し、セレクタ１４お
よび１６がアドレス情報レジスタ１９および２１を選択
する信号を出力し、セレクタ１５および１７がバッファ
１０および１２を選択する信号を出力する（図６参
照）。

【００４９】要素マスク回路３０の出力は、処理単位判
定回路３６の出力が「１」であるから要素決定回路２９
の出力の「０１１１」の下位２ビットに処理単位判定回
路３６の出力の反転をＡＮＤするので、「０１００」と
なる。

【００５０】２Ｎ要素処理時間生成回路４１は要素マス
ク回路３０の出力４ビットの「１」の数−１であるから
「０」となる。

【００５１】Ｎ要素処理時間生成回路４３は要素マスク
回路３０の出力４ビット中の上位２ビットの「１」の数
−１であるから「０」となる。

【００５２】以上から、クロックサイクルｔ（ｎ＋２）
で実行要素レジスタ３１に「０１００」がセットされ、
処理状態レジスタ３８に「１０」がセットされ、２Ｎ要
素処理時間レジスタ４２に「０」がセットされ、Ｎ要素
処理時間レジスタ４４に「０」がセットされる。またク
ロックサイクルｔ（ｎ＋２）でアドレス持ち回りレジス
タ２２〜２５にアドレス情報レジスタ１８〜２１の値が
セットされる。

【００５３】クロックサイクルｔ（ｎ＋２）のとき実行
要素レジスタ３１は「０１００」で実行済要素レジスタ
はリセットされており「００００」であるから、実行済
要素レジスタの反転と実行要素レジスタ３１のＡＮＤを
取ると未処理要素判定回路３２は「０１００」となる。
したがって、イネーブル生成回路３３は、未処理要素判
定回路３２が「０１００」であるから図５の真理値表か
ら「０１００」となる。

【００５４】イネーブル入れ替え回路３４は、処理状態
レジスタ３８が「１０」の前半Ｎ個を示しているからイ
ネーブル生成回路３３の「０１００」を入れ替えずに
「０１００」となる。

【００５５】処理終了判定回路４５は、処理状態レジス
タ３８が「１０」の前半Ｎ個を示しているので、Ｎ要素
処理時間レジスタ４４を有効とし、Ｎ要素処理時間レジ
スタ４４は「０」であるから、この前半Ｎ個の要素の処
理は終了となり「１」を出力する。

【００５６】次に、クロックサイクルｔ（ｎ＋１）で、
バッファ１０および１２から２回目のアドレスベクトル
要素を読み出し、クロックサイクルｔ（ｎ＋２）でアド
レス情報レジスタ１９および２１にセットする。さら
に、クロックサイクルｔ（ｎ＋２）でアドレス情報レジ
スタ１８および２０にはクロックサイクルｔ（ｎ＋１）
のときのアドレス情報レジスタ１９および２１をセット
する。

【００５７】クロックサイクルｔ（ｎ＋２）のとき、ア
ドレス情報レジスタ１８〜２１のアドレスベクトル要素
はそれぞれａ，ａ，ｃ，ｄであるから、一致判定回路２
８の出力は（１８、１９）＝１、（１８、２０）＝０、
（１８、２１）＝０、（２０、１９）＝０、（１９、２
１）＝０、（２０、２１）＝０となる。

【００５８】要素決定回路２９の出力は、（（１８、２０）＋（１８、１９）＋（１８、２
１））’＝０、（（２０、１９）＋（２０、２１））’＝１（１９、２１）’＝１から、「０１１１」となる。

【００５９】処理単位判定回路３６の出力は（（（１８、１９）＋（１８、２１））＊（（２０、１
９）＋（２０、２１）））’＝１であるから「１」となり、Ｎ要素の処理単位となる。

【００６０】処理状態判定回路３７の出力は、処理単位
判定回路３６が「１」で、処理状態レジスタ３８が「１
０」であるから図４の真理値表から「０１」となり、処
理状態は後半Ｎ個となる。

【００６１】制御回路４６は、処理状態判定回路３７の
出力が「０１」であるから、バッファ１１および１３の
読み出しアドレスの更新信号を出力し、セレクタ１４お
よび１６がアドレス情報レジスタ１９および２１を選択
する信号を出力し、セレクタ１５および１７がバッファ
１１および１３を選択する信号を出力する（図６参
照）。

【００６２】要素マスク回路３０の出力は、処理単位判
定回路３６の出力が「１」であるから要素決定回路２９
の出力の「０１１１」の下位２ビットに処理単位判定回
路３６の出力の反転をＡＮＤするので、「０１００」と
なる。

【００６３】２Ｎ要素処理時間生成回路４１は要素マス
ク回路３０の出力４ビットの「１」の数−１であるから
「０」となる。

【００６４】Ｎ要素処理時間生成回路４３は要素マスク
回路３０の出力４ビット中の上位２ビットの「１」の数
−１であるから「０」となる。

【００６５】以上から、クロックサイクルｔ（ｎ＋３）
で実行要素レジスタ３１に「０１００」がセットされ、
処理状態レジスタ３８に「０１」がセットされ、２Ｎ要
素処理時間レジスタ４２に「０」がセットされ、Ｎ要素
処理時間レジスタ４４に「０」がセットされる。また、
クロックサイクルｔ（ｎ＋３）でアドレス持ち回りレジ
スタ２２〜２５にアドレス情報レジスタ１８〜２１の値
がセットされる。

【００６６】クロックサイクルｔ（ｎ＋３）のとき実行
要素レジスタ３１は「０１００」で実行済要素レジスタ
はリセットされており「００００」であるから、実行済
要素レジスタの反転と実行要素レジスタ３１のＡＮＤを
とると未処理要素判定回路３２は「０１００」となる。
したがって、イネーブル生成回路３３は、未処理要素判
定回路３２が「０１００」であるから図５の真理値表か
ら「０１００」となる。

【００６７】イネーブル入れ替え回路３４は、処理状態
レジスタ３８が「０１」の後半Ｎ個を示しているからイ
ネーブル生成回路３３の「０１００」の上位２ビットと
下位２ビットを入れ替えて「０００１」となる。

【００６８】処理終了判定回路４５は、処理状態レジス
タ３８が「０１」の後半Ｎ個を示しているので、Ｎ要素
処理時間レジスタ４４を有効とし、Ｎ要素処理時間レジ
スタ４４は「０」であるから、この後半Ｎ個の要素の処
理は終了となり「１」を出力する。

【００６９】次に、クロックサイクルｔ（ｎ＋２）で、
バッファ１１および１３から２回目のアドレスベクトル
要素を読み出し、クロックサイクルｔ（ｎ＋３）でアド
レス情報レジスタ１９および２１にセットする。さら
に、クロックサイクルｔ（ｎ＋３）でアドレス情報レジ
スタ１８および２０にはクロックサイクルｔ（ｎ＋２）
のときのアドレス情報レジスタ１９および２１をセット
する。

【００７０】クロックサイクルｔ（ｎ＋３）のとき、ア
ドレス情報レジスタ１８〜２１のアドレスベクトル要素
はそれぞれａ，ａ，ｄ，ｅであるから、一致判定回路２
８の出力は（１８、１９）＝１、（１８、２０）＝０、
（１８、２１）＝０、（２０、１９）＝０、（１９、２
１）＝０、（２０、２１）＝０となる。

【００７１】要素決定回路２９の出力は、（（１８、２
０）＋（１８、１９）＋（１８、２１））’＝０（（２
０、１９）＋（２０、２１））’＝１（１９、２１）’
＝１から、「０１１１」となる。

【００７２】処理単位判定回路３６の出力は（（（１８、１９）＋（１８、２１））＊（（２０、１
９）＋（２０、２１）））’＝１であるから「１」となり、Ｎ要素の処理単位となる。

【００７３】処理状態判定回路３７の出力は、処理単位
判定回路３６が「１」で、処理状態レジスタ３８が「０
１」であるから図４の真理値表から「１０」となり、処
理状態は前半Ｎ個となる。

【００７４】制御回路４６は、処理状態判定回路３７の
出力が「１０」であるから、バッファ１０および１２の
読み出しアドレスの更新信号を出力し、セレクタ１４お
よび１６がアドレス情報レジスタ１９および２１を選択
する信号を出力し、セレクタ１５および１７がバッファ
１０および１２を選択する信号を出力する（図６参
照）。

【００７５】要素マスク回路３０の出力は、処理単位判
定回路３６の出力が「１」であるから要素決定回路２９
の出力の「０１１１」の下位２ビットに処理単位判定回
路３６の出力の反転をＡＮＤするので、「０１００」と
なる。

【００７６】２Ｎ要素処理時間生成回路４１は要素マス
ク回路３０の出力４ビットの「１」の数−１であるから
「０」となる。

【００７７】Ｎ要素処理時間生成回路４３は要素マスク
回路３０の出力４ビット中の上位２ビットの「１」の数
−１であるから「０」となる。

【００７８】以上から、クロックサイクルｔ（ｎ＋４）
で実行要素レジスタ３１に「０１００」がセットされ、
処理状態レジスタ３８に「１０」がセットされ、２Ｎ要
素処理時間レジスタ４２に「０」がセットされ、Ｎ要素
処理時間レジスタ４４に「０」がセットされる。また、
クロックサイクルｔ（ｎ＋４）でアドレス持ち回りレジ
スタ２２〜２５にアドレス情報レジスタ１８〜２１の値
がセットされる。

【００７９】クロックサイクルｔ（ｎ＋４）のとき実行
要素レジスタ３１は「０１００」で実行済要素レジスタ
はリセットされており「００００」であるから、実行済
要素レジスタの反転と実行要素レジスタ３１のＡＮＤを
とると未処理要素判定回路３２は「０１００」となる。
したがって、イネーブル生成回路３３は、未処理要素判
定回路３２が「０１００」であるから図５の真理値表か
ら「０１００」となる。

【００８０】イネーブル入れ替え回路３４は、処理状態
レジスタ３８が「１０」の前半Ｎ個を示しているからイ
ネーブル生成回路３３の「０１００」を入れ替えずに
「０１００」となる。

【００８１】処理終了判定回路４５は、処理状態レジス
タ３８が「１０」の前半Ｎ個を示しているので、Ｎ要素
処理時間レジスタ４４を有効とし、Ｎ要素処理時間レジ
スタ４４は「０」であるから、この前半Ｎ個の要素の処
理は終了となり「１」を出力する。

【００８２】なお、他のケースの場合にも上記と同様に
してリストベクトルのストア命令による主記憶アクセス
を制御することができる。

【００８３】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、リストベクトルのストア命令において、先行し
て処理される２Ｎ個の要素の後半Ｎ個と後続して処理さ
れる２Ｎ個の要素の前半Ｎ個のアドレスベクトル要素に
一致するものが複数個あるとき、アドレス要素番号の一
番大きいものだけに主記憶へのデータ書き込みを行わせ
ているので、主記憶へのアクセス回数を減らして性能を
向上させることができる。

【００８４】また、連続する前半Ｎ個，後半Ｎ個，前半
Ｎ個，後半Ｎ個…においてアドレスベクトル要素に一致
するものがあるとき、アドレス要素番号の一番大きいも
のだけに主記憶へのデータ書き込みを行わせているの
で、主記憶へのアクセス回数を減らして性能を向上させ
ることができる。

【図面の簡単な説明】

【図１】本発明が適用される情報処理システムを示すブ
ロック図。

【図２】本発明の実施の一形態を示すブロック図。

【図３】本発明の実施の一形態を示すブロック図（つづ
き）。

【図４】処理状態判定回路の真理値を示す説明図。

【図５】イネーブル生成回路の真理値を示す説明図。

【図６】制御回路の出力条件を示す説明図。

【符号の説明】

１〜４ベクトル処理装置５リストベクトル処理装置６主記憶制御装置７主記憶装置１０〜１３バッファ１４〜１７セレクタ１８〜２１アドレス情報レジスタ２２〜２５アドレス持ち回りレジスタ２７主記憶アクセスアドレスレジスタ２８一致判定回路２９要素決定回路３０要素マスク回路３１実行要素レジスタ３２未処理要素判定回路３３イネーブル生成回路３４イネーブル入れ替え回路３５イネーブル出力レジスタ３６処理単位判定回路３７処理状態判定回路３８処理状態レジスタ３９実行済要素決定回路４０実行済要素レジスタ４１２Ｎ要素処理時間生成回路４２２Ｎ要素処理時間レジスタ４３Ｎ要素処理時間生成回路４４Ｎ要素処理時間レジスタ４５処理終了判定回路４６制御回路

Claims

【特許請求の範囲】

【請求項１】複数個のベクトル処理装置が主記憶装置
にそれぞれアクセスするアドレスを示す複数個のアドレ
スベクトルを入力し、前記アドレスベクトルのベクトル
要素に一致するものがあるとき、一致するものの中でベ
クトル要素番号の最も大きいものを主記憶アクセスデー
タとして送出することを特徴とするリストベクトル処理
装置。
【請求項２】２Ｎ個のベクトル処理装置からアドレス
ベクトルをそれぞれに入力するリストベクトル処理装置
において、前記２Ｎ個のベクトル処理装置に昇順に番号
づけたＩ個のベクトル要素を割り振り、前記２Ｎ個のベ
クトル処理装置からベクトル要素をそれぞれＩ／２Ｎ回
連続して入力するとき同時に入力した２Ｎ個のベクトル
要素を比較して一致するベクトル要素があるとき、一致
するものの中でベクトル要素番号の最も大きいベクトル
要素を主記憶アクセスデータとして送出し、それ以外の
ベクトル要素の送出を抑止することを特徴とするリスト
ベクトル処理装置。
【請求項３】請求項２記載のリストベクトル処理装置
において、前記２Ｎ個のベクトル処理装置からアドレス
を受ける２Ｎ個のバッファと、前記バッファの二つから
読み出されたアドレスおよびアドレス情報レジスタの出
力のいずれかを選択するＮ個の３入力アドレスセレクタ
と、前記バッファの二つから読み出されたアドレスのど
ちらかを選択するＮ個の２入力アドレスセレクタと、前
記２入力アドレスセレクタおよび３入力アドレスセレク
タの出力を保持する２Ｎ個のアドレス情報レジスタと、
前記アドレス情報レジスタの出力を保持する２Ｎ個のア
ドレス持ち回りレジスタと、前記アドレス持ち回りレジ
スタのアドレスをイネーブル生成回路の出力で選択する
２Ｎ入力アドレスセレクタと、前記２Ｎ入力アドレスセ
レクタの出力を保持して主記憶制御装置にアドレスを出
力する主記憶アクセスアドレスレジスタと、前記アドレ
ス情報レジスタのそれぞれのアドレスが一致しているか
判定する一致判定回路と、前記一致判定回路の判定結果
に従ってベクトル処理の単位を２Ｎ要素処理かＮ要素処
理かのいずれかに判定する処理単位判定回路と、前記一
致判定回路の判定結果に従って主記憶へデータを書き込
むベクトル要素を決定する要素決定回路と、前記処理単
位判定回路の判定結果がＮ要素処理のとき前記要素決定
回路の出力のベクトル要素番号の大きいほうのＮ個の要
素をマスクする要素マスク回路と、前記要素マスク回路
の出力を保持する実行要素レジスタと、次回のベクトル
要素の処理単位を判定する前記処理単位判定回路の出力
と今回処理中のベクトル要素の処理状態を示す処理状態
レジスタの出力から次回のベクトル要素の処理状態を判
定する処理状態判定回路と、前記処理状態判定回路の出
力を保持する処理状態レジスタと、前記実行要素レジス
タの出力とすでに処理された要素を示す実行済要素レジ
スタの出力から未処理のベクトル要素を判定する未処理
要素判定回路と、前記未処理要素判定回路の出力より未
処理のベクトル要素の中でベクトル要素番号の一番小さ
いベクトル要素を優先してどのベクトル処理装置からの
データを主記憶へ書き込むか判断するためのイネーブル
情報を生成するイネーブル生成回路と、前記処理状態レ
ジスタが後半Ｎ個の要素の処理あるいは後前半２Ｎ個の
要素の処理のときにイネーブル生成回路の出力を入れ替
えるイネーブル入れ替え回路と、前記イネーブル入れ替
え回路の出力を保持して主記憶制御装置にイネーブル情
報を出力するイネーブル出力レジスタと、Ｎ要素処理あ
るいは２Ｎ要素処理の処理単位のすべてのベクトル要素
の処理が終わったら実行済要素レジスタをリセットする
データを生成し，処理単位のベクトル要素の処理が終わ
っていないならばイネーブル生成回路で示される新しく
処理されるベクトル要素をすでに処理が完了しているベ
クトル要素に加えたデータを生成する実行済要素決定回
路と、前記実行済要素決定回路の出力を保持する実行済
要素レジスタと、処理単位が２Ｎ個の要素のときベクト
ル要素の処理時間を前記要素マスク回路の出力から生成
し，毎サイクル処理時間をデクリメントする２Ｎ要素処
理時間生成回路の出力を保持する２Ｎ要素処理時間レジ
スタと、処理単位がＮ個の要素のときベクトル要素の処
理時間を前記要素マスク回路の出力から生成し，毎サイ
クル処理時間をデクリメントするＮ要素処理時間生成回
路と、前記Ｎ要素処理時間生成回路の出力を保持するＮ
要素処理時間レジスタと、処理単位が２Ｎ個の要素ある
いはＮ個の要素のときのベクトル要素の処理終了を判定
する処理終了判定回路と、前記処理状態判定回路および
前記処理終了判定回路の出力に従って前記バッファの読
み出しアドレスの更新信号，前記２入力アドレスセレク
タおよび３入力アドレスセレクタのセレクト信号を生成
する制御回路とを有することを特徴とするリストベクト
ル処理装置。
【請求項４】請求項３記載のリストベクトル処理装置
において、前記処理単位判定回路は２Ｎ個のベクトル要
素のうち前半Ｎ個が後半Ｎ個のいずれかに一致している
か、あるいは連続した４Ｎ個のベクトル要素のうち先行
する２Ｎ個の後半Ｎ個と後続する２Ｎ個の前半Ｎ個との
後前半２Ｎ個について後半Ｎ個が前半Ｎ個のいずれかに
一致しているとき２Ｎ要素処理と判定し、２Ｎ個のベク
トル要素の前半Ｎ個の一つでも後半Ｎ個のいずれにも一
致していないか、あるいは前記後前半２Ｎ個について後
半Ｎ個の一つでも前半Ｎ個のいずれにも一致していない
ときＮ要素処理と判定することを特徴とするリストベク
トル処理装置。
【請求項５】請求項３または４記載のリストベクトル
処理装置において、前記処理状態判定回路は次回のベク
トル要素の処理状態が前半Ｎ個の処理，後半Ｎ個の処
理，前半および後半の２Ｎ個の処理，連続する４Ｎ個に
ついて前記後前半２Ｎ個のいずれであるかを判定するこ
とを特徴とするリストベクトル処理装置。