JPH0424843A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
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- JPH0424843A JPH0424843A JP12955990A JP12955990A JPH0424843A JP H0424843 A JPH0424843 A JP H0424843A JP 12955990 A JP12955990 A JP 12955990A JP 12955990 A JP12955990 A JP 12955990A JP H0424843 A JPH0424843 A JP H0424843A
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- 239000000872 buffer Substances 0.000 abstract description 18
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理システムにおけるメモリアクセス制御
装置に関し、特にメモリを共有する複数のプロセッサか
らのメモリアクセスが競合した場合の優先制御方式に関
する。
装置に関し、特にメモリを共有する複数のプロセッサか
らのメモリアクセスが競合した場合の優先制御方式に関
する。
従来、複数のプロセッサがメモリを共有して、アクセス
が競合した場合、機能、性能が同一のプロセッサである
場合（たとえば複数のＣＰＵの場合）には、あるプロセ
ッサからのアクセス要求を１つ処理すると、次に、定め
られたアルゴリズムにしたがって別のプロセッサの優先
度を高くするようにしていた。また、機能性能が異なる
プロセッサに共有されている場合（たとえばチャネルと
ＣＰＵ）には優先度を固定して、競合した場合には常に
定められたプロセッサからのアクセスを優先するように
し、特殊性を配慮していた。
が競合した場合、機能、性能が同一のプロセッサである
場合（たとえば複数のＣＰＵの場合）には、あるプロセ
ッサからのアクセス要求を１つ処理すると、次に、定め
られたアルゴリズムにしたがって別のプロセッサの優先
度を高くするようにしていた。また、機能性能が異なる
プロセッサに共有されている場合（たとえばチャネルと
ＣＰＵ）には優先度を固定して、競合した場合には常に
定められたプロセッサからのアクセスを優先するように
し、特殊性を配慮していた。
しかし、上述した従来のメモリアクセス優先制御方式で
は、共有しているプロセッサがすべてベクトルデータを
扱うベクトルプロセッサである場合、同一のプロセッサ
からのアクセスだけだと少ないオーバヘッドで続けてア
クセスできる場合でも、異なるプロセッサとのアクセス
間ではオーバヘッドが拡大し、メモリの使用効率が低下
するという問題が生じる。
は、共有しているプロセッサがすべてベクトルデータを
扱うベクトルプロセッサである場合、同一のプロセッサ
からのアクセスだけだと少ないオーバヘッドで続けてア
クセスできる場合でも、異なるプロセッサとのアクセス
間ではオーバヘッドが拡大し、メモリの使用効率が低下
するという問題が生じる。
特に、複数のベクトルプロセッサでメモリを共有する場
合にはそれぞれのプロセッサでもメモリ専有時間が大き
く、メモリの使用効率の低下はマルチプロセッサにおけ
る性能低下の多きな要因となる。
合にはそれぞれのプロセッサでもメモリ専有時間が大き
く、メモリの使用効率の低下はマルチプロセッサにおけ
る性能低下の多きな要因となる。
また、ベクトルプロセッサからのアクセス優先度を常に
低くしておくと、ベクトルアクセスの前処理等のオーバ
ヘッド時間にチャネル等の他プロセツサのアクセス頻度
が高いとベクトルアクセスの処理自体がなされず、ベク
トルプロセッサの動作性能に多きな影響を与える。
低くしておくと、ベクトルアクセスの前処理等のオーバ
ヘッド時間にチャネル等の他プロセツサのアクセス頻度
が高いとベクトルアクセスの処理自体がなされず、ベク
トルプロセッサの動作性能に多きな影響を与える。
第１の本発明の装置は前述した問題点を解消することを
目的とし、複数のプロセッサと、前記複数のプロセッサ
により共有されるメモリから成る情報処理システムにお
いて、前記複数のプロセッサからの前記メモリへのアク
セスを制御するメモリアクセス制御装置であって、前記
複数のプロセッサからの前記メモリへのアクセス要求が
競合した時にいずれのプロセッサからのアクセスを優先
して処理するかを示す優先権表示手段と、前記複数のプ
ロセッサからの前記メモリへのアクセス要求が競合した
時に、前記優先権表示手段で与えられる優先権を持って
いるプロセッサからのアクセスを優先して処理した回数
が予め定められた回数に達すると前記優先権表示手段で
示される優先権を持つプロセッサを変更する優先権変更
手段とを有することを特徴としている。
目的とし、複数のプロセッサと、前記複数のプロセッサ
により共有されるメモリから成る情報処理システムにお
いて、前記複数のプロセッサからの前記メモリへのアク
セスを制御するメモリアクセス制御装置であって、前記
複数のプロセッサからの前記メモリへのアクセス要求が
競合した時にいずれのプロセッサからのアクセスを優先
して処理するかを示す優先権表示手段と、前記複数のプ
ロセッサからの前記メモリへのアクセス要求が競合した
時に、前記優先権表示手段で与えられる優先権を持って
いるプロセッサからのアクセスを優先して処理した回数
が予め定められた回数に達すると前記優先権表示手段で
示される優先権を持つプロセッサを変更する優先権変更
手段とを有することを特徴としている。
第２の本発明の装置は、複数のプロセッサと、前記複数
のプロセッサにより共有されるメモリから成る情報処理
システムにおいて、前記複数のプロセッサからの前記メ
モリへのアクセスを制御するメモリアクセス制御装置で
あって、 前記複数のプロセッサからの前記メモリへのアクセス要
求が競合した時に、ある１つの定められたプロセッサか
らのアクセスを優先して処理することを示す優先権表示
手段と、 前記複数のプロセッサからの前記メモリへのアクセスが
競合した場合に、前記優先権表示手段で示されたプロセ
ッサにより優先的に処理されたアクセスの回数が予め定
められた回数に達すると、他のプロセッサに優先権を渡
し、該優先権を渡されたプロセッサからのアクセスが処
理されると優先権を前記室められたプロセッサに戻すよ
う前記優先権表示手段を制御する優先権制御手段とを有
することを特徴としている。
のプロセッサにより共有されるメモリから成る情報処理
システムにおいて、前記複数のプロセッサからの前記メ
モリへのアクセスを制御するメモリアクセス制御装置で
あって、 前記複数のプロセッサからの前記メモリへのアクセス要
求が競合した時に、ある１つの定められたプロセッサか
らのアクセスを優先して処理することを示す優先権表示
手段と、 前記複数のプロセッサからの前記メモリへのアクセスが
競合した場合に、前記優先権表示手段で示されたプロセ
ッサにより優先的に処理されたアクセスの回数が予め定
められた回数に達すると、他のプロセッサに優先権を渡
し、該優先権を渡されたプロセッサからのアクセスが処
理されると優先権を前記室められたプロセッサに戻すよ
う前記優先権表示手段を制御する優先権制御手段とを有
することを特徴としている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
プロセッサ１１およびプロセッサ２１はそれぞれ独立に
動作するベクトル命令、およびスカラ命令を処理するプ
ロセッサで、それぞれ結線１０１および１１１を介して
メモリ参照要求を発し、リクエストバッファ１３および
２３の書込みアドレスカウンタ１２および２２に供給さ
れる。また、メモリ参照アドレスなどのメモリ参照情報
がそれぞれ結線１０２および１１２を介してリクエスト
バッファ１３およびリクエストバッファ２３に供給され
る。
動作するベクトル命令、およびスカラ命令を処理するプ
ロセッサで、それぞれ結線１０１および１１１を介して
メモリ参照要求を発し、リクエストバッファ１３および
２３の書込みアドレスカウンタ１２および２２に供給さ
れる。また、メモリ参照アドレスなどのメモリ参照情報
がそれぞれ結線１０２および１１２を介してリクエスト
バッファ１３およびリクエストバッファ２３に供給され
る。
書込みアドレスカウンタ１２および２２はそれぞれプロ
セッサ１１および２１より結線１０１および１１１を介
して供給されるメモリ参照要求信号によって歩進される
カウンタで、それぞれ結線１０３および１１３を介して
リクエストバッファ１３およびリクエスト２３に、また
、それぞれ比較回路１５および２５に書込みアドレスと
して供給される。
セッサ１１および２１より結線１０１および１１１を介
して供給されるメモリ参照要求信号によって歩進される
カウンタで、それぞれ結線１０３および１１３を介して
リクエストバッファ１３およびリクエスト２３に、また
、それぞれ比較回路１５および２５に書込みアドレスと
して供給される。
リクエストバッファ１３および２３はそれぞれプロセッ
サ１１および２１から結線１０２および１１２を介して
供給されるメモリ参照情報を保持する１６エントリから
成るバッファで、書込みエントリはそれぞれ書込みアド
レスカウンタ１２および２２から結線１０３および１１
３で与えられ、また、読出しエントリはそれぞれ読出し
アドレスカウンタ１４および２４から結線１０４および
１１４で与えられ、読出されたメモリ参照情報はそれぞ
れ結線１０６および１１６を介して切替回路３２に供給
される。
サ１１および２１から結線１０２および１１２を介して
供給されるメモリ参照情報を保持する１６エントリから
成るバッファで、書込みエントリはそれぞれ書込みアド
レスカウンタ１２および２２から結線１０３および１１
３で与えられ、また、読出しエントリはそれぞれ読出し
アドレスカウンタ１４および２４から結線１０４および
１１４で与えられ、読出されたメモリ参照情報はそれぞ
れ結線１０６および１１６を介して切替回路３２に供給
される。
読出しアドレスカウンタ１４および２４はそれぞれリク
エストバッファ１３および２３の読出しエントリを示す
カウンタで、リクエスト処理部３３からそれぞれ結線１
０７および１１７により供給されるアクセス終了信号に
より歩進され、それぞれ結線１０４および１１４を介し
てそれぞれリクエストバッファ１３および２３に、また
それぞれ比較回路１５および２５に供給される。
エストバッファ１３および２３の読出しエントリを示す
カウンタで、リクエスト処理部３３からそれぞれ結線１
０７および１１７により供給されるアクセス終了信号に
より歩進され、それぞれ結線１０４および１１４を介し
てそれぞれリクエストバッファ１３および２３に、また
それぞれ比較回路１５および２５に供給される。
比較回路１５および２５はそれぞれ書込みアドレスカウ
ンタ１２と読出しアドレスカウンタ１４および書込みア
ドレスカウンタ２２と読出しアドレスカウンタ２４に保
持されているリクエストバッファ１３および２３の書込
みエントリと読出しエントリの番号を比較して、一致し
ない時に未処理のメモリ参照要求がリクエストバッファ
１３または２３にあるとして処理要求がそれぞれ結線１
０５および１１５を介してプライオリティ判定回路３１
に供給される。
ンタ１２と読出しアドレスカウンタ１４および書込みア
ドレスカウンタ２２と読出しアドレスカウンタ２４に保
持されているリクエストバッファ１３および２３の書込
みエントリと読出しエントリの番号を比較して、一致し
ない時に未処理のメモリ参照要求がリクエストバッファ
１３または２３にあるとして処理要求がそれぞれ結線１
０５および１１５を介してプライオリティ判定回路３１
に供給される。
プライオリティ判定回路３１は比較回路１５および２５
からそれぞれ結線１０５および１１５を介して供給され
る処理要求の優先順位を判定して、結線１２２を介して
メモリ参照処理要求信号をリクエスト処理部３３に、ま
た結線１２１を介してプロセッサ１１からのメモリ参照
要求かプロセッサ２１からのメモリ参照要求のいずれを
選択するかの選択信号を切替回路３２およびリクエスト
処理部３３に供給する。
からそれぞれ結線１０５および１１５を介して供給され
る処理要求の優先順位を判定して、結線１２２を介して
メモリ参照処理要求信号をリクエスト処理部３３に、ま
た結線１２１を介してプロセッサ１１からのメモリ参照
要求かプロセッサ２１からのメモリ参照要求のいずれを
選択するかの選択信号を切替回路３２およびリクエスト
処理部３３に供給する。
切替回路３２は結線１２１を介して供給される切替信号
によって、結線１０６および１１６を介して供給される
リクエストバッファ１３および２３に保持されるメモリ
参照情報を切替える回路で、結線１２３を介してリクエ
スト処理部３３に供給される。
によって、結線１０６および１１６を介して供給される
リクエストバッファ１３および２３に保持されるメモリ
参照情報を切替える回路で、結線１２３を介してリクエ
スト処理部３３に供給される。
リクエスト処理部３３はプロセッサ１１またはプロセッ
サ２１からのメモリ参照要求の処理を行う部分で、結線
１２２を介してメモリ参照処理要求が、結線１２１を介
してプロセッサ１１または２１の指定が、また結線１２
３を介してメモリ参照情報が供給され、結線１２５を介
してメモリ３４に対してメモリ参照要求が送出されメモ
リのアクセスが行なわれる。
サ２１からのメモリ参照要求の処理を行う部分で、結線
１２２を介してメモリ参照処理要求が、結線１２１を介
してプロセッサ１１または２１の指定が、また結線１２
３を介してメモリ参照情報が供給され、結線１２５を介
してメモリ３４に対してメモリ参照要求が送出されメモ
リのアクセスが行なわれる。
また、次のメモリ参照要求を処理できる状態になると結
線１２４を介してプライオリティ判定回路３１に、また
プロセッサ１１からの参照要求の処理が終了すると結線
１０７を介して読出しアドレスカウンタ１４の歩進指示
信号をプロセッサ２１からの参照要求の処理が終了する
と結線１１７を介して読出しアドレスカウンタ２４の歩
進指示信号が供給される。
線１２４を介してプライオリティ判定回路３１に、また
プロセッサ１１からの参照要求の処理が終了すると結線
１０７を介して読出しアドレスカウンタ１４の歩進指示
信号をプロセッサ２１からの参照要求の処理が終了する
と結線１１７を介して読出しアドレスカウンタ２４の歩
進指示信号が供給される。
第２図は第１図におけるプライオリティ判定回路３１の
第１の構成例を示したブロック図である。
第１の構成例を示したブロック図である。
レジスタ２０１は図示されないスキャンパスによってセ
ットされた定数を保持し、結線３０１を介して比較回路
２１３および２２３に供給される。カウンタ２１１およ
び２２１はプロセッサ１１およびプロセッサ２１からの
メモリ参照要求が競合した時に歩進し、それぞれプロセ
ッサ１１およびプロセッサ２１からのメモリ参照要求が
優先した時に歩進される。歩進指示はそれぞれＡＮＤゲ
ート２１４および２２４から結線３１４および３２４を
介して供給され、それぞれ結線３１１および３２１を介
して比較回路２１３および２２３に供給される。
ットされた定数を保持し、結線３０１を介して比較回路
２１３および２２３に供給される。カウンタ２１１およ
び２２１はプロセッサ１１およびプロセッサ２１からの
メモリ参照要求が競合した時に歩進し、それぞれプロセ
ッサ１１およびプロセッサ２１からのメモリ参照要求が
優先した時に歩進される。歩進指示はそれぞれＡＮＤゲ
ート２１４および２２４から結線３１４および３２４を
介して供給され、それぞれ結線３１１および３２１を介
して比較回路２１３および２２３に供給される。
フリップフロップ２１２および２２２はプロセッサ１１
および２１からのプロセッサ参照要求が競合した時に、
それぞれプロセッサ１１および２１からのメモリ参照要
求を優先して処理することを示すフラグで、図示されな
いシフトバスによってフリップフロップ２１２が“１′
にフリップフロップ２２２が“Ｏｏにそれぞれ初期設定
され、いずれもＯＲゲート２０２からの結線３０２によ
って保持している状態値を反転し、それぞれ結線３１２
および３２２を介してＡＮＤゲート２１４および２２４
に供給される。
および２１からのプロセッサ参照要求が競合した時に、
それぞれプロセッサ１１および２１からのメモリ参照要
求を優先して処理することを示すフラグで、図示されな
いシフトバスによってフリップフロップ２１２が“１′
にフリップフロップ２２２が“Ｏｏにそれぞれ初期設定
され、いずれもＯＲゲート２０２からの結線３０２によ
って保持している状態値を反転し、それぞれ結線３１２
および３２２を介してＡＮＤゲート２１４および２２４
に供給される。
比較回路２１３および２２３はそれぞれ結線３１１およ
び３２１により供給されるカウンタ２１１と２２１が結
線３０１により供給されるレジスタ２０１で設定された
値と比較する回路で、一致した時に１°になりそれぞれ
結線３１３および３２３を介してＡＮＤゲート２１５お
よび２２５に供給される。
び３２１により供給されるカウンタ２１１と２２１が結
線３０１により供給されるレジスタ２０１で設定された
値と比較する回路で、一致した時に１°になりそれぞれ
結線３１３および３２３を介してＡＮＤゲート２１５お
よび２２５に供給される。
ＡＮＤゲート２１４および２２４はそれぞれ結線３１２
，１０５，１１５，３０６および３２２゜１０５．１１
５．３０６の論理積をとる回路で、プロセッサ１１およ
び２１からのメモリ参照要求が競合した時にそれぞれプ
ロセッサ１１および２１を優先して処理することを示し
、それぞれ結線３１４を介してカウンタ２１１およびＡ
ＮＤゲート２１５に、結線３２４を介してカウンタ２２
１゜ＡＮＤゲート２２５およびＯＲゲート２０９に供給
される。
，１０５，１１５，３０６および３２２゜１０５．１１
５．３０６の論理積をとる回路で、プロセッサ１１およ
び２１からのメモリ参照要求が競合した時にそれぞれプ
ロセッサ１１および２１を優先して処理することを示し
、それぞれ結線３１４を介してカウンタ２１１およびＡ
ＮＤゲート２１５に、結線３２４を介してカウンタ２２
１゜ＡＮＤゲート２２５およびＯＲゲート２０９に供給
される。
ＡＮＤゲート２１５および２２５はそれぞれ結線３１３
と３１４および３２３と３２４の論理積をとる回路で、
それぞれプロセッサ１１および２１のメモリ参照要求を
優先して処理した回数がレジスタ２０１で設定した回数
に達したことを示し、それぞれ結線３１５および３２５
を介してＯＲゲート２０２に供給される。
と３１４および３２３と３２４の論理積をとる回路で、
それぞれプロセッサ１１および２１のメモリ参照要求を
優先して処理した回数がレジスタ２０１で設定した回数
に達したことを示し、それぞれ結線３１５および３２５
を介してＯＲゲート２０２に供給される。
ＯＲゲート２０２は結線３１５および３２５を介して供
給されるＡＮＤゲート２１５および２２５の出力の論理
和をとるゲートでカウンタ２１１または２２１がレジス
タ２０１に設定された値になったことを示し、結線３０
２を介してフリップフロップ２１２および２２２に供給
され、それぞれのフリップフロップで保持されている値
を反転する。
給されるＡＮＤゲート２１５および２２５の出力の論理
和をとるゲートでカウンタ２１１または２２１がレジス
タ２０１に設定された値になったことを示し、結線３０
２を介してフリップフロップ２１２および２２２に供給
され、それぞれのフリップフロップで保持されている値
を反転する。
ＯＲゲート２０３は結線１０５を介して供給されるプロ
セッサ１１からのメモリ参照要求信号と結線１１５を介
して供給されるプロセッサ２１からのメモリ参照要求信
号の論理和をとる回路で、いずれかのプロセッサからメ
モリ参照要求があることを示し、結線３０３を介してＡ
ＮＤゲート２０４に供給される。
セッサ１１からのメモリ参照要求信号と結線１１５を介
して供給されるプロセッサ２１からのメモリ参照要求信
号の論理和をとる回路で、いずれかのプロセッサからメ
モリ参照要求があることを示し、結線３０３を介してＡ
ＮＤゲート２０４に供給される。
ＡＮＤゲート２０４は結線３０３を介して供給されるＯ
Ｒゲート２０３の出力と、結線３０６を介して供給され
るＮＯＴゲート２０６の出力の論理積をとる回路で、リ
クエスト処理部３３に対するメモリ参照要求を示し、結
線１２２を通してリクエスト処理部３３およびフリップ
フロップ２０５に供給される。
Ｒゲート２０３の出力と、結線３０６を介して供給され
るＮＯＴゲート２０６の出力の論理積をとる回路で、リ
クエスト処理部３３に対するメモリ参照要求を示し、結
線１２２を通してリクエスト処理部３３およびフリップ
フロップ２０５に供給される。
フリップフロップ２０５はリクエスト処理部３３でメモ
リ参照要求が処理中であることを示し、結線１２２によ
り供給されるＡＮＤゲート２０４の出力で°１°にセッ
トされ、リクエスト処理部３３から結線１２４を介して
供給される処理終了信号により０°にリセットされ、結
線３０５を通じてＮＯＴゲート２０６に供給される。
リ参照要求が処理中であることを示し、結線１２２によ
り供給されるＡＮＤゲート２０４の出力で°１°にセッ
トされ、リクエスト処理部３３から結線１２４を介して
供給される処理終了信号により０°にリセットされ、結
線３０５を通じてＮＯＴゲート２０６に供給される。
ＮＯＴゲート２０６は結線３０５を通じて供給されるフ
リップフロップ２０５の状態値を反転するゲートで、結
線３０６を介してＡＮＤゲート２１４．２２４および２
０４に供給され、フリップフロップ２０５の状態値が０
°の時だけプロセッサ１１および２１からのメモリ参照
要求を有効にしている。
リップフロップ２０５の状態値を反転するゲートで、結
線３０６を介してＡＮＤゲート２１４．２２４および２
０４に供給され、フリップフロップ２０５の状態値が０
°の時だけプロセッサ１１および２１からのメモリ参照
要求を有効にしている。
ＮＯＴＯＲゲート２０２線１０５を介して供給されるプ
ロセッサ１１からのメモリ参照要求信号の論理値を反転
するゲートで結線３０７を介してＡＮＤゲート２０８に
供給され、ＡＮＤゲート２０８では結線１１５を介して
供給されるプロセッサ２１からのメモリ参照要求信号と
論理積をとり、プロセッサ２１からのみメモリ参照要求
があることを示す信号を結線３０８を介してＯＲゲート
２０９に供給する。
ロセッサ１１からのメモリ参照要求信号の論理値を反転
するゲートで結線３０７を介してＡＮＤゲート２０８に
供給され、ＡＮＤゲート２０８では結線１１５を介して
供給されるプロセッサ２１からのメモリ参照要求信号と
論理積をとり、プロセッサ２１からのみメモリ参照要求
があることを示す信号を結線３０８を介してＯＲゲート
２０９に供給する。
ＯＲゲート２０９は結線３０８より供給されるプロセッ
サ２１のみメモリ参照要求があることを示す信号と、Ａ
ＮＤゲート２２４から結線３２４を介して供給されるプ
ロセッサ１１と２１のメモリ参照要求が競合時にプロセ
ッサ２１からのメモリ参照要求が優先されることを示す
信号の論理和をとり、プロセッサ２１のメモリ参照情報
を選択することを示す信号を生成し、結線１２１を介し
て切替回路３２およびリクエスト処理部３３に供給され
る。
サ２１のみメモリ参照要求があることを示す信号と、Ａ
ＮＤゲート２２４から結線３２４を介して供給されるプ
ロセッサ１１と２１のメモリ参照要求が競合時にプロセ
ッサ２１からのメモリ参照要求が優先されることを示す
信号の論理和をとり、プロセッサ２１のメモリ参照情報
を選択することを示す信号を生成し、結線１２１を介し
て切替回路３２およびリクエスト処理部３３に供給され
る。
以上のような構成で動作例について第３図のタイムチャ
ートを参照して説明する。
ートを参照して説明する。
時刻Ｔｏにおいてプロセッサ１１および２１からメモリ
参照要求を受取ると書込みアドレスカウンタ１２および
２２は“０°から“１°に歩進され読出しアドレスカウ
ンタ１４よおび２４の初期値′０°と違う値になるため
結線１０５および１１５が°１°になってプライオリテ
ィ判定回路３１に入力される。
参照要求を受取ると書込みアドレスカウンタ１２および
２２は“０°から“１°に歩進され読出しアドレスカウ
ンタ１４よおび２４の初期値′０°と違う値になるため
結線１０５および１１５が°１°になってプライオリテ
ィ判定回路３１に入力される。
プライオリティ判定回路３１では、フリップフロップ２
１２および２２２の初期値がそれぞれ“１’、’０’で
あるから結線、１０５および１１５が同時に“１′で与
えられるとプロセッサ１１からのメモリ参照要求が優先
され、フリップフロップ２０５が０′なので結線１２２
を介してリクエスト処理部３３にメモリ参照要求が送ら
れ、結線１２１は結線３２４，３０８共にＯ゛のため、
０°で切替回路３２およびリクエスト処理部３３に送ら
れ、メモリ参照情報としてプロセッサ１１からのメモリ
参照情報が格納されているリクエストバッフｙ１３の情
報が切替回路３２で選択されてリクエスト処理部３３に
送られ、この情報をもとにしてリクエスト処理部３３で
メモリ参照の処理を行なう。
１２および２２２の初期値がそれぞれ“１’、’０’で
あるから結線、１０５および１１５が同時に“１′で与
えられるとプロセッサ１１からのメモリ参照要求が優先
され、フリップフロップ２０５が０′なので結線１２２
を介してリクエスト処理部３３にメモリ参照要求が送ら
れ、結線１２１は結線３２４，３０８共にＯ゛のため、
０°で切替回路３２およびリクエスト処理部３３に送ら
れ、メモリ参照情報としてプロセッサ１１からのメモリ
参照情報が格納されているリクエストバッフｙ１３の情
報が切替回路３２で選択されてリクエスト処理部３３に
送られ、この情報をもとにしてリクエスト処理部３３で
メモリ参照の処理を行なう。
本実施例では、レジスタ２０１に保持されている値を“
３′とするがカウンタ２１１が３′になった状態で時刻
Ｔゎでリクエスト処理部３３から結線１２４および１０
７が“１°になって次のメモリ参照要求を処理できる状
態になったことを通知してくると、時刻Ｔ Ｂ ＋ １
でフリップフロップ２０５は０°にリセットされ、０°
になった状態で“１゛であるフリップフロップ２１２側
、すなわちプロセッサ１１からのメモリ参照要求が受付
けられ、リクエストバッフ３３に対してプロセッサ１１
からのメモリ参照情報がリクエスト処理部３３に送られ
る。
３′とするがカウンタ２１１が３′になった状態で時刻
Ｔゎでリクエスト処理部３３から結線１２４および１０
７が“１°になって次のメモリ参照要求を処理できる状
態になったことを通知してくると、時刻Ｔ Ｂ ＋ １
でフリップフロップ２０５は０°にリセットされ、０°
になった状態で“１゛であるフリップフロップ２１２側
、すなわちプロセッサ１１からのメモリ参照要求が受付
けられ、リクエストバッフ３３に対してプロセッサ１１
からのメモリ参照情報がリクエスト処理部３３に送られ
る。
同時に、カウンタ２１１が３′であるため、比較回路２
１３の出力はレジスタ２０１に保持されている値が“３
゛なので１°になりフリップフロップ２０５が“０′、
結線１０５，１１５゜２１２が全て“１′のためＡＮＤ
ゲート２１４も１′になり、したがってＡＮＤゲート２
１５も１′になってＯＲゲート２０２を得て時刻Ｔ ｆ
ｉ＋２ではフリップフロップ２１２および２２２が値を
それぞれ反転し°０′、“１″になる。
１３の出力はレジスタ２０１に保持されている値が“３
゛なので１°になりフリップフロップ２０５が“０′、
結線１０５，１１５゜２１２が全て“１′のためＡＮＤ
ゲート２１４も１′になり、したがってＡＮＤゲート２
１５も１′になってＯＲゲート２０２を得て時刻Ｔ ｆ
ｉ＋２ではフリップフロップ２１２および２２２が値を
それぞれ反転し°０′、“１″になる。
したがって、次のリクエストの処理をリクエスト処理部
３３が処理可能になった時に結線は、１０５．１１５共
に１°でリクエストバッファ１３．２３共にメモリ参照
要求が未処理で残っている状態ではプロセッサ２１から
のメモリ参照要求が処理されるようプライオリティが変
更される。
３３が処理可能になった時に結線は、１０５．１１５共
に１°でリクエストバッファ１３．２３共にメモリ参照
要求が未処理で残っている状態ではプロセッサ２１から
のメモリ参照要求が処理されるようプライオリティが変
更される。
このプライオリティ状態はプロセッサ１１および２１か
らのメモリ参照要求が競合している状態でプロセッサ２
１からのメモリ参照要求を４つ優先して処理するとまた
プロセッサ１１側にプライオリティが移り、動的にプラ
イオリティが変わることが容易に理解できる。
らのメモリ参照要求が競合している状態でプロセッサ２
１からのメモリ参照要求を４つ優先して処理するとまた
プロセッサ１１側にプライオリティが移り、動的にプラ
イオリティが変わることが容易に理解できる。
第４図は第１図におけるプライオリティ判定回路３１の
第２の構成例を示したブロック図である。
第２の構成例を示したブロック図である。
レジスタ４０１は図示されないスキャンバスによってセ
ットされた定数を保持し、結線５０１を介して比較回路
４１３に供給される。カウンタ４１１はプロセッサ１１
と２１からのメモリ参照要求が競合し、プロセッサ１１
からのメモリ参照要求が優先して処理された時に歩進さ
れる。
ットされた定数を保持し、結線５０１を介して比較回路
４１３に供給される。カウンタ４１１はプロセッサ１１
と２１からのメモリ参照要求が競合し、プロセッサ１１
からのメモリ参照要求が優先して処理された時に歩進さ
れる。
歩進指示はＡＮＤゲート４１４から結線５１４を介して
供給され、結線５１１を介して比較回路５１３に供給さ
れる。初期値は“０”である。
供給され、結線５１１を介して比較回路５１３に供給さ
れる。初期値は“０”である。
フリップフロップ４１２および４２２はプロセッサ１１
と２１からのメモリ参照要求が競合した時に、それぞれ
プロセッサ１１および２１からのメモリ参照要求が優先
して処理することを示すフラグで、図示されないスキャ
ンパスによりフリップフロップ４１２が１′にフリップ
フロップ４２２が“０゛にそれぞれ初期値を与えられ、
いずれもＯＲゲート４０２からの結線５０２によって保
持している状態値を反転する。
と２１からのメモリ参照要求が競合した時に、それぞれ
プロセッサ１１および２１からのメモリ参照要求が優先
して処理することを示すフラグで、図示されないスキャ
ンパスによりフリップフロップ４１２が１′にフリップ
フロップ４２２が“０゛にそれぞれ初期値を与えられ、
いずれもＯＲゲート４０２からの結線５０２によって保
持している状態値を反転する。
フリップフロップ４１２および４２２はそれぞれ結線５
１２および５２２を介してＡＮＤゲート４１４および４
２４に供給される。比較回路４１３は、結線５１１を通
して供給されるカウンタ４１１と結線５０１を通して供
給されるレジスタ４０１で設定された値とを比較する回
路で、一致した時に“１°になり、結線５１３を介して
ＡＮＤゲート４１５に供給される。
１２および５２２を介してＡＮＤゲート４１４および４
２４に供給される。比較回路４１３は、結線５１１を通
して供給されるカウンタ４１１と結線５０１を通して供
給されるレジスタ４０１で設定された値とを比較する回
路で、一致した時に“１°になり、結線５１３を介して
ＡＮＤゲート４１５に供給される。
ＡＮＤゲート４１４および４２４は、それぞれ結線５１
２，１０５，１１５，５０６および５２２．１０５，１
１５．５０６の論理積をとる回路で、プロセッサ１１お
よび２１からのメモリ参照要求が競合した時に、それぞ
れプロセッサ１１および２１からのメモリ参照要求を処
理することを示し、それぞれ結線５１４を介してカウン
タ４１１およびＡＮＤゲート４１５に結線５２４を介し
てＯＲゲート４０２および４０９に供給される。
２，１０５，１１５，５０６および５２２．１０５，１
１５．５０６の論理積をとる回路で、プロセッサ１１お
よび２１からのメモリ参照要求が競合した時に、それぞ
れプロセッサ１１および２１からのメモリ参照要求を処
理することを示し、それぞれ結線５１４を介してカウン
タ４１１およびＡＮＤゲート４１５に結線５２４を介し
てＯＲゲート４０２および４０９に供給される。
ＡＮＤゲート４１５は結線５１３と５１４の論理積をと
る回路で、プロセッサ１１からのメモリ参照要求を優先
して処理した回数がレジスタ２０１で設定した回数に達
したことを示し、結線５１５を介してＯＲゲート４０２
に供給される。
る回路で、プロセッサ１１からのメモリ参照要求を優先
して処理した回数がレジスタ２０１で設定した回数に達
したことを示し、結線５１５を介してＯＲゲート４０２
に供給される。
ＯＲゲート４０２は結線５１５および５２４の論理和を
とる回路でカウンタ４１１がレジスタ４０１で設定され
た値になった、またはプロセッサ２１からのメモリ参照
要求が優先して処理されたことを示し、結線５０２を介
してフリップフロップ４１２および４２２に供給され、
それぞれのふりツブフロップで保持している値を反転す
る。
とる回路でカウンタ４１１がレジスタ４０１で設定され
た値になった、またはプロセッサ２１からのメモリ参照
要求が優先して処理されたことを示し、結線５０２を介
してフリップフロップ４１２および４２２に供給され、
それぞれのふりツブフロップで保持している値を反転す
る。
ＯＲゲート４０３は結線１０５を介して供給されるプロ
セッサ１１からのメモリ参照要求信号と結線１１５を介
して供給されるプロセッサ２１からのメモリ参照要求信
号の論理和をとる回路で、いずれかのプロセッサからメ
モリ参照要求があることを示し、結線５０３を介してＡ
ＮＤゲート４０４に供給される。
セッサ１１からのメモリ参照要求信号と結線１１５を介
して供給されるプロセッサ２１からのメモリ参照要求信
号の論理和をとる回路で、いずれかのプロセッサからメ
モリ参照要求があることを示し、結線５０３を介してＡ
ＮＤゲート４０４に供給される。
ＡＮＤゲート４０４は結線５０３を介して供給されるＯ
Ｒゲート４０３の出力と結線５０６を介して供給される
ＮＯＴゲート４０６の出力の論理積をとる回路で、リク
エスト処理部３３に対するメモリ参照要求を示し、結線
１２２を通じてリクエスト処理部３３およびフリップフ
ロップ４０５に供給される。
Ｒゲート４０３の出力と結線５０６を介して供給される
ＮＯＴゲート４０６の出力の論理積をとる回路で、リク
エスト処理部３３に対するメモリ参照要求を示し、結線
１２２を通じてリクエスト処理部３３およびフリップフ
ロップ４０５に供給される。
フリップフロップ４０５はリクエスト処理部３３でメモ
リ参照要求が処理中であることを示し、結線１２２によ
り供給されるＡＮＤゲート４０４の出力で１゛にセット
され、リクエスト処理部３３から結線１２４を介して供
給される処理終了信号により０°にリセットされる。
リ参照要求が処理中であることを示し、結線１２２によ
り供給されるＡＮＤゲート４０４の出力で１゛にセット
され、リクエスト処理部３３から結線１２４を介して供
給される処理終了信号により０°にリセットされる。
フリップフロップ４０５は結線５０５を通じてＮＯＴゲ
ート４０６に供給され、ＮＯＴゲート４０６で論理値が
反転されて結線５０６を介してＡＮＤゲート４１４，４
２４および４０４に供給され、フリップフロップ４０５
の状態値が０′の時だけプロセッサ１１および２１がら
のメモリ参照要求を有効にしている。
ート４０６に供給され、ＮＯＴゲート４０６で論理値が
反転されて結線５０６を介してＡＮＤゲート４１４，４
２４および４０４に供給され、フリップフロップ４０５
の状態値が０′の時だけプロセッサ１１および２１がら
のメモリ参照要求を有効にしている。
ＮＯＴＯＲゲート４０２線１０５を介して供給されるプ
ロセッサ１１がらのメモリ参照要求信号の論理値を反転
する回路で結線５０７を介してＡＮＤゲート４０８に供
給され、ＡＮＤゲート４０８では結線１１５を介して供
給されるプロセッサ２１からのメモリ参照要求信号と論
理積をとり、プロセッサ２１からのみメモリ参照要求が
あることを示し信号を結線５０８を介してＯＲゲート４
０９に供給する。
ロセッサ１１がらのメモリ参照要求信号の論理値を反転
する回路で結線５０７を介してＡＮＤゲート４０８に供
給され、ＡＮＤゲート４０８では結線１１５を介して供
給されるプロセッサ２１からのメモリ参照要求信号と論
理積をとり、プロセッサ２１からのみメモリ参照要求が
あることを示し信号を結線５０８を介してＯＲゲート４
０９に供給する。
ＯＲゲート４０９は結線５０８より供給されるプロセッ
サ２１のみメモリ参照要求があることを示し信号と、Ａ
ＮＤゲート４２４から結線５２４を介して供給されるプ
ロセッサ１１と２１のメモリ参照要求競合時にプロセッ
サ２１からのメモリ参照要求が優先して処理されること
を示す信号の論理和をとり、プロセッサ２１のメモリ参
照情報を選択することを示す信号を生成し結線１２１を
介して切替回路３２およびリクエスト処理部３３に供給
される。
サ２１のみメモリ参照要求があることを示し信号と、Ａ
ＮＤゲート４２４から結線５２４を介して供給されるプ
ロセッサ１１と２１のメモリ参照要求競合時にプロセッ
サ２１からのメモリ参照要求が優先して処理されること
を示す信号の論理和をとり、プロセッサ２１のメモリ参
照情報を選択することを示す信号を生成し結線１２１を
介して切替回路３２およびリクエスト処理部３３に供給
される。
以上のような構成で動作例について第５図のタイムチャ
ートを参照して説明する。
ートを参照して説明する。
時刻Ｔｏにおいてプロセッサ１１および２１からメモリ
参照要求を受取ると、書込みアドスカウンタ１２および
２２は“１°から１′に歩進され読出しアドレスカウン
タ１４および２４の初期値“０′と違う値になるため結
線１０５および１１５が１′になってプライオリティ判
定回路３１に入力される。
参照要求を受取ると、書込みアドスカウンタ１２および
２２は“１°から１′に歩進され読出しアドレスカウン
タ１４および２４の初期値“０′と違う値になるため結
線１０５および１１５が１′になってプライオリティ判
定回路３１に入力される。
プライオリティ判定回路３１ではフリップフロップ４１
２および４２２の初期値がそれぞれ“１°、０′である
ため、結線１０５および１１５が同時に１′で与えられ
るとプロセッサ１１からのメモリ参照要求が優先され、
フリップフロップ４０５が０′なので結線１２２を介し
てリクエスト処理部３３にメモリ参照要求が送られ、結
線１２１は結線５２４，５０８共に“０′のため０′で
切替回路３２およびリクエスト処理部３３に送られ、メ
モリ参照情報としてプロセッサ１１からのメモリ参照情
報が格納されているリクエストバッファ１３の情報が切
替回路３２で選択されてリクエスト処理部３３に送られ
、該情報をもとにしてリクエスト処理部３３でメモリ参
照の処理を行なう。
２および４２２の初期値がそれぞれ“１°、０′である
ため、結線１０５および１１５が同時に１′で与えられ
るとプロセッサ１１からのメモリ参照要求が優先され、
フリップフロップ４０５が０′なので結線１２２を介し
てリクエスト処理部３３にメモリ参照要求が送られ、結
線１２１は結線５２４，５０８共に“０′のため０′で
切替回路３２およびリクエスト処理部３３に送られ、メ
モリ参照情報としてプロセッサ１１からのメモリ参照情
報が格納されているリクエストバッファ１３の情報が切
替回路３２で選択されてリクエスト処理部３３に送られ
、該情報をもとにしてリクエスト処理部３３でメモリ参
照の処理を行なう。
本実施例ではレジスタ４０１に保持されている値を３″
とするが、カウンタ４１１が′３ になった状態で時刻
Ｔ。にリクエスト処理部３３から結線２４および１０７
が“１゛になって次のメモリ参照要求を処理できる状態
になったことを通知してくると、時刻Ｔ ｏ ＋ １で
フリップフロップ４０５は１′にリセットされ、リセッ
トされた状態で“１′であるフリップフロップ４１２側
、すなわちプロセッサ１１メモリ参照要求が受付けられ
、リクエスト処理部３３に対してプロセッサ１１からの
メモリ参照情報が送られる。
とするが、カウンタ４１１が′３ になった状態で時刻
Ｔ。にリクエスト処理部３３から結線２４および１０７
が“１゛になって次のメモリ参照要求を処理できる状態
になったことを通知してくると、時刻Ｔ ｏ ＋ １で
フリップフロップ４０５は１′にリセットされ、リセッ
トされた状態で“１′であるフリップフロップ４１２側
、すなわちプロセッサ１１メモリ参照要求が受付けられ
、リクエスト処理部３３に対してプロセッサ１１からの
メモリ参照情報が送られる。
同時にカウンタ４１１が“３′であるため、比較回路４
１３の出力はレジスタ４０１で保持されている値が“３
′なので“４′になりフリップフロップ４０５が′０′
、結線１０５，１１５とフリップフロップ４１２が全て
“１°のためＡＮＤゲート４１４も“１°になり、した
がってＡＮＤゲータ４１５も“１′になってＯＲゲート
４０２を経て時刻Ｔ ｏ＋２ではフリップフロップ４１
２および４２２が値をそれぞれ反転し“Ｏ”、”１”に
なる。
１３の出力はレジスタ４０１で保持されている値が“３
′なので“４′になりフリップフロップ４０５が′０′
、結線１０５，１１５とフリップフロップ４１２が全て
“１°のためＡＮＤゲート４１４も“１°になり、した
がってＡＮＤゲータ４１５も“１′になってＯＲゲート
４０２を経て時刻Ｔ ｏ＋２ではフリップフロップ４１
２および４２２が値をそれぞれ反転し“Ｏ”、”１”に
なる。
時刻Ｔ ａ ＋ ３で結線１０７および１２４が′１゜
になると時刻Ｔ、、場合の同様にフリップフロップ４０
５が°０°にリセットされるが、フリップフロップ４２
２が“１°になっているため、プロセッサ２１からのメ
モリ参照要求が参照され、ＡＮＤゲート４２４の出力が
１°になり、したがってＯＲゲート４０２の出力も“１
′になって時刻Ｔ ｆｉ＋ ４でフリップフロップ４１
２および４２２がそれぞれ′１°、“０゛に反転され、
次のリクエスト処理がリクエスト処理部３３で処理可能
になった時にはプロセッサ１１からのメモリ参照要求が
処理される。
になると時刻Ｔ、、場合の同様にフリップフロップ４０
５が°０°にリセットされるが、フリップフロップ４２
２が“１°になっているため、プロセッサ２１からのメ
モリ参照要求が参照され、ＡＮＤゲート４２４の出力が
１°になり、したがってＯＲゲート４０２の出力も“１
′になって時刻Ｔ ｆｉ＋ ４でフリップフロップ４１
２および４２２がそれぞれ′１°、“０゛に反転され、
次のリクエスト処理がリクエスト処理部３３で処理可能
になった時にはプロセッサ１１からのメモリ参照要求が
処理される。
以上の例はいずれもプロセッサ２台として説明したが、
原理的には３台以上でも同様に適用可能であることは当
業者にとって容易に理解できる。
原理的には３台以上でも同様に適用可能であることは当
業者にとって容易に理解できる。
以上説明したように本発明は、プロセッサ間でメモリを
共有してアクセスする場合に、競合時のプライオリティ
をいつつかのリクエストを処理するまでは固定していく
つかのリクエストを処理した後に変えることにより、プ
ロセッサ間のアクセスによるオーバヘッドを軽減し、メ
モリの使用効率を高め、各プロセッサの実効性能を向上
させることが出来る。
共有してアクセスする場合に、競合時のプライオリティ
をいつつかのリクエストを処理するまでは固定していく
つかのリクエストを処理した後に変えることにより、プ
ロセッサ間のアクセスによるオーバヘッドを軽減し、メ
モリの使用効率を高め、各プロセッサの実効性能を向上
させることが出来る。
第１図は本発明の一実施例を示すブロック図、第２図は
本実施例におけるプライオリティ判定回路の一つの詳細
を示すブロック図、第３図は第１図の実施例において第
２図のプライオリティ判定回路を使用した場合の動作を
示すタイムチャート、第４図は第１図の実施例における
プライオリティ判定回路の他の詳細を示すブロック図、
第５図は第１図の実施例に、第４図のプライオリティ判
定回路を使用した場合の動作を示すタイムチャートであ
る。 １１．２１・・・プロセッサ、１３．２３・・・リクエ
ストバッファ、１２．２２・・・書込みアドレスカウン
タ、１４．２４・・・読出しアドレスカウンタ、１５．
２５，２１３，２２３，４１３・・・比較回路、３１・
・・プライオリティ判定回路、３２・・・切替回路、３
３・・・リクエスト処理部、３４・・・メモリ、２０１
゜４０１・・・レジスタ、２１１，２２１，４１１・・
・カウンタ、２１２，２２２，２０５，４１２，４２２
．４０５・・・フリップフロップ、２１４，２１５゜２
２４．２２５，２０４，２０８，４１４，４１５．４２
４，４０４，４０８・・・ＡＮＤゲート、２０２．２０
３，２０９，４０２，４０３，４０９・ＯＲゲート、２
０６，２０７．４０６ ４０７・・・ＮＯＴゲート。
本実施例におけるプライオリティ判定回路の一つの詳細
を示すブロック図、第３図は第１図の実施例において第
２図のプライオリティ判定回路を使用した場合の動作を
示すタイムチャート、第４図は第１図の実施例における
プライオリティ判定回路の他の詳細を示すブロック図、
第５図は第１図の実施例に、第４図のプライオリティ判
定回路を使用した場合の動作を示すタイムチャートであ
る。 １１．２１・・・プロセッサ、１３．２３・・・リクエ
ストバッファ、１２．２２・・・書込みアドレスカウン
タ、１４．２４・・・読出しアドレスカウンタ、１５．
２５，２１３，２２３，４１３・・・比較回路、３１・
・・プライオリティ判定回路、３２・・・切替回路、３
３・・・リクエスト処理部、３４・・・メモリ、２０１
゜４０１・・・レジスタ、２１１，２２１，４１１・・
・カウンタ、２１２，２２２，２０５，４１２，４２２
．４０５・・・フリップフロップ、２１４，２１５゜２
２４．２２５，２０４，２０８，４１４，４１５．４２
４，４０４，４０８・・・ＡＮＤゲート、２０２．２０
３，２０９，４０２，４０３，４０９・ＯＲゲート、２
０６，２０７．４０６ ４０７・・・ＮＯＴゲート。
Claims (1)
- 【特許請求の範囲】 １、複数のプロセッサと、前記複数のプロセッサにより
共有されるメモリから成る情報処理システムにおいて、
前記複数のプロセッサからの前記メモリへのアクセスを
制御するメモリアクセス制御装置であって、 前記複数のプロセッサからの前記メモリへのアクセス要
求が競合した時に、いずれのプロセッサからのアクセス
を優先して処理するかを示す優先権表示手段と、 前記複数のプロセッサからの前記メモリへのアクセス要
求が競合した時に、前記優先権表示手段で与れられる優
先権を持つているプロセッサからのアクセスを優先して
処理した回数が予め定められた回数に達すると前記優先
権表示手段で示される優先権を持つプロッセッサを変更
する優先権変更手段とを有することを特徴とするメモリ
アクセス制御装置。 ２、複数のプロセッサと、前記複数のプロセッサにより
共有されるメモリから成る情報処理システムにおいて、
前記複数のプロセッサからの前記メモリへのアクセスを
制御するメモリアクセス制御装置であって、 前記複数のプロセッサからの前記メモリへのアクセス要
求が競合した時に、ある１つの定められたプロセッサか
らのアクセスを優先して処理することを示す優先権表示
手段と、 前記複数のプロセッサからの前記メモリへのアクセスが
競合した場合に、前記優先権表示手段で示されたプロセ
ッサにより優先的に処理されたアクセスの回数が予め定
められた回数に達すると、他のプロセッサに優先権を渡
し、該優先権を渡されたプロセッサからのアクセスが処
理されると優先権を前記定められたプロセッサに戻すよ
う前記優先権表示手段を制御する優先権制御手段とを有
することを特徴とするメモリアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129559A JP2861258B2 (ja) | 1990-05-18 | 1990-05-18 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129559A JP2861258B2 (ja) | 1990-05-18 | 1990-05-18 | メモリアクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0424843A true JPH0424843A (ja) | 1992-01-28 |
| JP2861258B2 JP2861258B2 (ja) | 1999-02-24 |
Family
ID=15012491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2129559A Expired - Fee Related JP2861258B2 (ja) | 1990-05-18 | 1990-05-18 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861258B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05233422A (ja) * | 1992-02-19 | 1993-09-10 | Hitachi Ltd | メモリ参照要求処理方式 |
| US6859614B1 (en) | 1996-06-24 | 2005-02-22 | Samsung Electronics Co., Ltd. | Apparatus and method for controlling priority order of access to memory |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457352A (en) * | 1987-08-27 | 1989-03-03 | Fuji Xerox Co Ltd | Memory controller |
| JPH01263762A (ja) * | 1988-04-13 | 1989-10-20 | Mitsubishi Electric Corp | マルチプロセッサシステム |
-
1990
- 1990-05-18 JP JP2129559A patent/JP2861258B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457352A (en) * | 1987-08-27 | 1989-03-03 | Fuji Xerox Co Ltd | Memory controller |
| JPH01263762A (ja) * | 1988-04-13 | 1989-10-20 | Mitsubishi Electric Corp | マルチプロセッサシステム |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05233422A (ja) * | 1992-02-19 | 1993-09-10 | Hitachi Ltd | メモリ参照要求処理方式 |
| US6859614B1 (en) | 1996-06-24 | 2005-02-22 | Samsung Electronics Co., Ltd. | Apparatus and method for controlling priority order of access to memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2861258B2 (ja) | 1999-02-24 |
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