JPH06110453A

JPH06110453A - 効果付加装置

Info

Publication number: JPH06110453A
Application number: JP4261951A
Authority: JP
Inventors: Koichiro Oki; 広一郎太期; Jun Hosoda; 潤細田; Kosuke Shiba; 康祐斯波; Kazuo Ogura; 和夫小倉
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1992-09-30
Filing date: 1992-09-30
Publication date: 1994-04-22

Abstract

(57)【要約】【目的】本発明は、電子楽器の効果付加装置に係り、
更に詳しくは、マルチエフェクタ機能を有する効果付加
装置における遅延メモリの割当て技術に関し、遅延メモ
リの効率的な利用を可能とすることを目的とする。【構成】特には図示しないアドレス変換テーブルにお
いて、各エフェクタ処理毎に、指定アドレス空間上で使
用される連続するブロックが、遅延メモリのメモリアド
レス空間上の不連続な任意の空きバンクに割り当てられ
る。各エフェクタ処理は、指定アドレス空間上の指定ア
ドレスを設定して遅延処理を実行する。指定アドレスの
上位３ビットのブロックアドレスは、アドレス変換テー
ブルで遅延メモリのバンクアドレスに変換され、このバ
ンクアドレスと、指定アドレスの下位３ビットとが、遅
延メモリをアクセスするためのメモリアドレスとなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子楽器の効果付加装
置に係り、更に詳しくは、マルチエフェクタ機能を有す
る効果付加装置における遅延メモリの割当て技術に関す
る。

【０００２】

【従来の技術】ディジタルシグナルプロセッサ（ＤＳ
Ｐ）の発達によって、電子楽器において得られる楽音の
波形データに複雑な音響効果を付加する効果付加装置が
数多く開発されている。

【０００３】このような効果付加装置において実行され
るエフェクタ処理は、波形データを時間的に遅延させる
処理を含む場合が多いため、一般に遅延処理用の遅延メ
モリを必要とする。

【０００４】一方、ＤＳＰの処理能力の向上に伴い、１
つのＤＳＰにおいて、各サンプリング周期毎に複数のエ
フェクタ処理を時分割のカスケード処理によって実行す
るマルチエフェクタ機能を有する効果付加装置が一般的
となりつつある。

【０００５】複数のエフェクタ処理のそれぞれに前述し
た遅延処理が含まれる場合、１つの遅延メモリが複数の
遅延エリアに分割され、各エフェクタ処理は、それぞれ
に割り当てられた遅延エリアを使用して実行されるのが
一般的である。

【０００６】

【発明が解決しようとする課題】しかし、従来は、各エ
フェクタ処理は、それぞれに対応して遅延メモリ上に固
定的に割り当てられた遅延エリアを使用して実行される
構成を有している。従って、各エフェクタ処理を実行す
るためのプログラムは、遅延メモリ空間においてそれぞ
れに対応する遅延エリアのオフセットアドレスまで意識
して記述する必要があり、エフェクタ処理を実行するた
めのプログラムの記憶容量の増大を招き、装置の大型化
及びコストアップを招くという問題点を有している。

【０００７】また、従来は、カスケードに実行されるエ
フェクタ処理を複数のエフェクタ処理の中から選択可能
な構成とした場合、選択され得る全てのエフェクタ処理
に対応する遅延エリアを、遅延メモリ上に予め固定的に
割り当てておかなければならない。従って、選択されて
いないエフェクタ処理の遅延エリアは未使用エリアとな
ってしまい、遅延メモリが有効に利用されず、結果的
に、遅延メモリのコストアップを招いてしまうという問
題点を有している。

【０００８】この問題を解決するために、各エフェクタ
処理を実行するために必要な大きさの遅延エリアを遅延
メモリに動的に割り当てるようにする技術が考えられ
る。しかし、この場合、次のような問題点が生ずる。

【０００９】即ち、例えば図１２(a) に示されるよう
に、遅延メモリが、４種類のリバーブ処理をカスケード
に実行するのに必要な４つの遅延エリアを確保できるだ
けの容量を有しているとする。

【００１０】そして、図１２(b) に示されるように、現
在、２種類のコーラス処理と２種類のディレイ処理を実
行するための４つの遅延エリアが遅延メモリ上に確保さ
れており、この状態で、例えば２種類のコーラス処理の
代りに２種類のリバーブ処理が実行される場合を想定
し、更に、各リバーブ処理に必要な遅延エリアは各コー
ラス処理に必要な遅延エリアより大きなメモリ容量を必
要とすると仮定する。

【００１１】この場合、まず図１２(c) に示されるよう
に、２種類のコーラス処理に必要な２つの遅延エリアが
開放され、その代りに２種類のリバーブ処理に必要な２
つの遅延エリアが確保されようとする。しかし、図１２
(d) に示されるように、２種類のコーラス処理に使用さ
れていた遅延エリアはリバーブ処理に必要な遅延エリア
を割り当てるだけのメモリ容量を有していないため、こ
の部分が歯抜け状態となってしまう。そして、最終的に
遅延メモリ上では、リバーブ処理１つ分の遅延エリアし
か割り当てることができなくなってしまう。

【００１２】各遅延エリアを遅延メモリ上で再配置させ
る技術も考えられるが、再配置のための制御処理が複雑
になってしまうという問題点を有している。本発明の課
題は、遅延メモリの効率的な利用を可能とすることにあ
る。

【００１３】

【課題を解決するための手段】本発明は、入力波形デー
タに対し、例えばサンプリング周期毎に、そのサンプリ
ング周期内の時分割された複数のタイミングのそれぞれ
において、データ遅延用記憶手段をアクセスしながら、
複数の効果付加処理のそれぞれを実行する効果付加装置
を前提とする。なお、複数の効果付加処理が時分割で実
行されるのではなく、複数の効果付加処理が並列に実行
されるようなハードウエア構成が採用されてもよい。

【００１４】そして、まず、時分割された複数のタイミ
ングのそれぞれについて、そのタイミングで実行される
効果付加処理の種別、特性などを指定する効果付加処理
指定手段を有する。

【００１５】次に、時分割された複数のタイミングのそ
れぞれについて、そのタイミングで実行される効果付加
処理においてアドレス指定され得る遅延処理のためのア
ドレス空間を等分割して得た第１の分割アドレス領域
（ブロック）のそれぞれを、データ遅延用記憶手段の記
憶アドレス空間を等分割して得た第２の分割アドレス領
域（バンク）のうち任意の使用されていない領域に割り
当てるアドレス割当て手段を有する。

【００１６】続いて、時分割された複数のタイミングの
それぞれにおいて、そのタイミングに対応して効果付加
処理指定手段で指定されている効果付加処理を入力波形
データに対して実行する効果付加処理実行手段を有す
る。

【００１７】そして、時分割された複数のタイミングの
それぞれにおいて、そのタイミングに対応するアドレス
割当て手段における割当て内容を参照することにより、
そのタイミングに対応して効果付加処理実行手段により
実行される効果付加処理において指定される第１の分割
アドレス領域に対するアドレス（指定アドレス）を第２
の分割アドレス領域に対するアドレス（メモリアドレ
ス）に変換し、その変換されたアドレスによりデータ遅
延用記憶手段をアクセスするアクセス手段を有する。こ
の手段では、例えば効果付加処理において指定される第
１の分割アドレス領域に対するアドレス（指定アドレ
ス）のうち、第１の分割アドレス領域の先頭アドレス
（ブロックアドレス）を示す上位ビットが、アドレス割
当て手段が参照されることにより、第２の分割アドレス
領域の先頭アドレス（バンクアドレス）を示すビットに
変換され、この変換されたビットと前述の第１の分割ア
ドレス領域に対するアドレス（指定アドレス）の下位ビ
ットとからデータ遅延用記憶手段をアクセスするアドレ
ス（メモリアドレス）が生成され、このアドレスによっ
てデータ遅延用記憶手段がアクセスされる。

【００１８】

【作用】遅延処理のためのアドレス空間とデータ遅延用
記憶手段の記憶アドレス空間は、遅延処理のために必要
なアドレス空間を単位としてではなく、それより小さい
な分割領域（第１及び第２の分割領域）を単位として動
的に対応付けられる。この結果、エフェクタ処理に必要
な遅延処理のためのアドレス空間に対応する記憶アドレ
ス空間がデータ遅延用記憶手段上で連続して存在しなく
ても、各エフェクタ処理に遅延処理用の領域を割り付け
ることが可能となる。

【００１９】ここで、各エフェクタ処理では、遅延処理
のためのアドレスとしては、データ遅延用記憶手段の記
憶アドレス空間上のアドレスではなく、仮想的なアドレ
ス空間上のアドレスが指定される。従って、各エフェク
タ処理を実行するためのプログラムでは、データ遅延用
記憶手段を直接意識する必要はなく、この結果、エフェ
クタ処理のプログラムが簡略化される。

【００２０】

【実施例】以下、図面を参照しながら、本発明の実施例
につき詳細に説明する。以下に説明する本発明の実施例
は、エフェクタ機能を有する電子鍵盤楽器として実現さ
れる。

【００２１】図１は、本発明の実施例の全体構成図であ
る。ＣＰＵ１０３は、ＲＯＭ１０４に記憶されている制
御プログラムに基づきＲＡＭ１０５をワークメモリとし
て使用しながら動作し、機能キー１０１及び鍵盤１０２
を走査して各機能キー及び鍵の操作状態を取り込み、発
音制御データを楽音発生回路１０６に送ってその発音動
作を制御し、また、ＤＳＰ１０７に対してエフェクタ処
理のための各種設定を行う。

【００２２】ＤＳＰ１０７は、楽音発生回路１０６が発
生した楽音の波形データを取り込み、その波形データに
対して、遅延メモリ１０８上の各遅延エリアをアクセス
しながら、複数のエフェクタ処理をカスケードの時分割
処理として実行する。

【００２３】ＤＳＰ１０７から出力された波形データは
Ｄ／Ａ変換器１０９でアナログ楽音波形信号に変換さ
れ、その信号がローパスフィルタ（ＬＰＦ）１１０で整
形された後、アンプ１１１で増幅され、スピーカ１１２
から放音される。

【００２４】次に、図２は、図１のＤＳＰ１０７の構成
図である。各部分は、バス２０１によって接続され、命
令デコーダ２０３がプログラムメモリ２０２に記憶され
た制御プログラムを実行することにより、マルチエフェ
クタ処理が実行される。

【００２５】このとき、エフェクタ処理における乗算演
算は乗算器２０６で実行され、加減算演算及び論理演算
は算術論理演算器（ＡＬＵ）２０７で実行される。ま
た、エフェクタ処理の特性を定めるための各種係数は、
係数メモリ２０４に格納され、エフェクタ処理において
使用される各種変数はワークメモリ２０５に格納され
る。

【００２６】更に、エフェクタ処理においては、バス２
０１に接続される図１の遅延メモリ１０８が使用され
る。楽音発生回路１０６において発生された波形データ
は、波形入力インタフェース２０８を介してワークメモ
リ２０５内の波形バッファに格納され、それに対してマ
ルチエフェクタ処理が実行される。

【００２７】ＣＰＵ１０３からＤＳＰ１０７に対して設
定される各種制御データは、ＣＰＵインタフェース２０
９を介してワークメモリ２０５に書き込まれる。マルチ
エフェクタ処理の結果得られた出力波形データは、波形
出力インタフェース２１０から図１のＤ／Ａ変換器１０
９に出力される。

【００２８】上述の構成を有する本発明の実施例では、
後述するように、ＤＳＰ１０７は、波形データに対して
最大で４つまでの音響効果を付加することができる。即
ち、ＤＳＰ１０７では、各サンプリング周期毎に、最大
で４つのエフェクタ処理が、カスケードの時分割処理と
して実行される。このとき、本発明の実施例では、カス
ケードに実行される各エフェクタ処理が使用する遅延エ
リアを、遅延メモリ１０８上で動的に割り当てるための
エフェクタ種テーブル及びアドレス変換テーブルを設け
たことを特徴とする。

【００２９】以下に、本発明の実施例の動作について順
次説明する。まず、図３は、ＣＰＵ１０３において実行
される制御動作の全体的な動作を示すＣＰＵゼネラルフ
ローである。このフローは、ＣＰＵ１０３がＲＯＭ１０
４に記憶された制御プログラムを実行する動作として実
現される。

【００３０】始めに、装置の電源が投入されると、ステ
ップＳ３０１において、ＲＡＭ１０５の内容、ＣＰＵ１
０３内の各種レジスタの内容、楽音発生回路１０６の内
部状態、及びＤＳＰ１０７の内部状態などが初期化され
る。

【００３１】以後、ステップＳ３０２〜Ｓ３０７の各処
理が繰り返し実行される。ステップＳ３０２の機能キー
取込み処理では、音色設定キー、エフェクタ設定キー、
モジュレーションキーなどの機能キー１０１の設定状態
が走査され、その設定状態がＲＡＭ１０５などに取り込
まれる。

【００３２】ステップＳ３０３の機能キー処理では、各
機能キー１０１の設定に対応する処理、例えば音色の変
更を楽音発生回路１０６に対して指示する処理などが実
行される。

【００３３】また、ここでは特に、本発明に関連する処
理として、機能キー１０１であるエフェクタ設定スイッ
チの設定状態に応じて後述するエフェクタ種テーブル及
びアドレス変換テーブルを生成し、ＲＡＭ１０５に記憶
する動作が実行される。

【００３４】ステップＳ３０４の鍵盤取込み処理では、
鍵盤１０２の鍵の押鍵状態が走査され、その押鍵状態が
ＲＡＭ１０５などに取り込まれる。ステップＳ３０５の
鍵盤処理では、上述の押鍵状態に対応して、ＲＡＭ１０
５に設けられる発音制御データ領域に、必要な発音制御
データが設定される。

【００３５】ステップＳ３０６のエフェクト指示処理で
は、機能キー１０１であるエフェクタ設定スイッチの設
定状態に応じてステップＳ３０３の機能キー処理におい
て生成されたエフェクタ種テーブル及びアドレス変換テ
ーブルの内容が、ＤＳＰ１０７に転送される。

【００３６】ステップＳ３０７の発音処理では、ステッ
プＳ３０５の鍵盤処理で設定された発音制御データを楽
音発生回路１０６に転送することにより、楽音発生回路
１０６に対して発音制御指示がなされる。これにより、
楽音発生回路１０６は、楽音の波形データの発音、消
音、ピッチ変更などの発音制御動作を実行する。

【００３７】以上がＣＰＵゼネラルフローの処理であ
る。ここで、前述したように、ユーザは、ＤＳＰ１０７
に実行させるエフェクタ処理の種類と順序を、最大４つ
までの範囲で任意に設定できる。この設定は、機能キー
１０１である特には図示しないエフェクタ設定スイッチ
を操作することにより行うことができる。

【００３８】そして、ユーザが、機能キー１０１である
エフェクタ設定スイッチを操作すると、その設定状態が
図３のステップＳ３０２の機能キー取込み処理によって
ＲＡＭ１０５に取り込まれ、ステップＳ３０３の機能キ
ー処理によってエフェクタ種テーブルが生成される。

【００３９】図４及び図５にエフェクタ種テーブルの例
を示す。ポインタ値は、ＤＳＰ１０７で実行されるエフ
ェクタ処理の番号を示し、“００”、“０１”、“１
０”、及び“１１”は、それぞれその順に、第１番目、
第２番目、第３番目、及び第４番目に実行されるエフェ
クタ処理に対応する。

【００４０】各ポインタ値には、ユーザによる設定に基
づくエフェクタ種が設定される。図４では、ディレイ、
リバーブ１、コーラス１、コーラス２などのエフェクタ
種が設定されている。なお、設定できるエフェクタ種を
ｎ種類とすると、エフェクタ種テーブルのエフェクタ種
の項には、ｎ種類のエフェクタ種を識別可能なビット数
のコードが設定されることになる。

【００４１】また、例えば図４のエフェクタ種テーブル
の状態において、ユーザが更にエフェクタ設定スイッチ
を操作すると、図３のステップＳ３０２の機能キー取込
み処理によって、エフェクタ種テーブルの内容は、例え
ば図５に示されるように変化する。この状態は、ユーザ
が、２番目に実行させていた例えば残響音の短いリバー
ブ１処理を、例えば残響音の長いリバーブ２処理に変更
した状態である。

【００４２】次に、図３のステップＳ３０２の機能キー
取込み処理では、図４又は図５のエフェクタ種テーブル
に対応して、図６又は図７に示されるアドレス変換テー
ブルが生成される。

【００４３】アドレス変換テーブルは、エフェクタ種テ
ーブルで設定された最大４種類のエフェクタ処理毎に、
各エフェクタ処理が使用する遅延メモリ１０８上の遅延
エリアを指定するためのテーブルである。

【００４４】この場合、各エフェクタ処理において例え
ば６ビットの指定アドレスデータによって指定される遅
延処理用の指定アドレス空間が、図８に示されるよう
に、例えばそれぞれが０００〜ｆｆｆ（１６進数）まで
のブロック内アドレスを有する８個（１６進数）のブロ
ックに分割される。一方、例えば７ビットのメモリアド
レスデータによって指定される遅延メモリ１０８上のメ
モリアドレス空間は、図８に示されるにように、例えば
それぞれがやはり０００〜ｆｆｆ（１６進数）までのバ
ンク内アドレスを有するｆ個（１６進数）のバンクに分
割される。

【００４５】アドレス変換テーブルでは、各エフェクタ
処理に対応するポインタ値毎に、上述した指定アドレス
空間上で使用される連続するブロックが、上述したメモ
リアドレス空間上の不連続な任意のバンクに割り当てら
れる。

【００４６】ここで、指定アドレスの上位３ビットが指
定アドレス空間上のブロックアドレスとなり、下位３ビ
ットがブロック内アドレスとなる。一方、メモリアドレ
スの上位４ビットがバンクアドレスとなり、下位３ビッ
トがバンク内アドレスとなる。

【００４７】従って、アドレス変換テーブルでは、各エ
フェクタ処理に対応するポインタ値“００”〜“１１”
のそれぞれについて、連続するブロックに対応する３ビ
ットの値“０００”から最大“１１１”までに対して、
任意のバンクに対応する４ビットの値“００００”〜
“１１１１”のうち何れかが一意に割り当てられる。

【００４８】例えば、図６のアドレス変換テーブルは、
図４のエフェクタ種テーブルの設定内容に対応してお
り、例えば、図４のディレイ処理に対するポインタ値
“００”については、図８に示されるように、例えばブ
ロックアドレス“０１１”で示されるブロックに、バン
クアドレス“０１１０”で示されるバンクが対応付けら
れる。また、例えば、図４のリバーブ１処理に対するポ
インタ値“０１”については、図６に示されるように、
例えばブロックアドレス“０００”、“００１”、及び
“０１０”で示される連続するブロックのそれぞれに、
バンクアドレス“００１１”、“１００１”、及び“１
０１０”で示されるバンクが対応付けられる。

【００４９】ここで、ユーザが、エフェクタ設定スイッ
チを操作することにより、２番目に実行させていた例え
ば残響音の短いリバーブ１処理を、例えば残響音の長い
リバーブ２処理に変更し、それに対応して、エフェクタ
種テーブルの内容が図４から図５に示されるように変化
すると、アドレス変換テーブルの内容は図６から図７に
示されるように変化する。

【００５０】即ち、リバーブ１処理では、遅延処理用の
指定アドレス空間として、例えば３ブロック分の空間が
使用されていたが、残響音が長いリバーブ２処理が設定
されることにより、例えば４ブロック分の空間が必要と
なる。

【００５１】そこで、図６において、ポインタ値“０
１”についてブロックアドレス“０００”、“００
１”、及び“０１０”で示されるブロックに割り付けら
れていた各バンクが一旦開放される。その後、アドレス
変換テーブル上で未使用のバンクが検索され、その結
果、図７に示されるように、ポインタ値“０１”に対応
してブロックアドレス“０００”、“００１”、“０１
０”、及び“０１１”で示される連続するブロックのそ
れぞれに、バンクアドレス“００１１”、“０１１
１”、“１００１”、及び“１０１０”で示される未使
用の各バンクが対応付けられる。

【００５２】このように、本実施例では、遅延処理用の
指定アドレス空間と遅延メモリ１０８上のメモリアドレ
ス空間とを、ブロック及びバンク単位で動的に対応付け
ることによって、エフェクタ処理に必要な遅延処理用の
指定アドレス空間に対応するメモリアドレス空間が遅延
メモリ１０８上で連続して存在しなくても、各エフェク
タ処理に遅延エリアを割り付けることが可能となる。

【００５３】以上のようにして設定されたエフェクタ種
テーブル及びアドレス変換テーブルは、図３のステップ
Ｓ３０６のエフェクト指示処理で、ＤＳＰ１０７に転送
される。

【００５４】次に、図９は、ＤＳＰ１０７において実行
されるエフェクタ処理動作を示すＤＳＰゼネラルフロー
である。このフローは、図２の命令デコーダ２０３がプ
ログラムメモリ２０２に記憶された制御プログラムを実
行する動作として実現される。

【００５５】始めに、装置の電源が投入されると、ステ
ップＳ９０１において、ポインタ変数がリセットされ
る。このポインタ変数は、“００”、“０１”、“１
０”、又は“１１”の２ビットの変数値をとり、図２の
ワークメモリ２０５に設けられている。ステップＳ９０
１ではポインタ変数の値が“００”にリセットされる。

【００５６】次に、サンプリング周期に同期して、ステ
ップＳ９０２〜Ｓ９０７の処理が繰り返し実行される。
まず、ステップＳ９０２の音声入力処理において、現在
のサンプリング周期において図１の楽音発生回路１０６
から出力されている波形データが、図２の波形入力イン
タフェース２０８からワークメモリ２０５内に設けられ
ている波形バッファ及び原音バッファに取り込まれる。
波形バッファに格納された波形データに対してはＤＳＰ
１０７によってエフェクタ処理が施され、原音バッファ
に格納された波形データは、後述するステップＳ９０７
の音声出力処理において、エフェクタ処理が施された波
形データと混合され出力される。

【００５７】次に、ステップＳ９０３のエフェクタ処理
が、ステップＳ９０４でポインタ変数がインクリメント
されステップＳ９０５でその値が“００”となったか否
かが判別されながら、４回繰り返されることにより、４
種類のエフェクタ処理がカスケードの時分割処理として
実行される。

【００５８】図１０は、図９のステップＳ９０３のエフ
ェクタ処理の動作フローを示した図である。このエフェ
クタ処理では、前述した図３のステップＳ３０６のエフ
ェクト指示処理によって図１のＣＰＵ１０３からＤＳＰ
１０７内のワークメモリ２０５に転送されているエフェ
クタ種テーブル（図４又は図５参照）の内容が、現在の
ポインタ変数の値に基づいて参照されることにより、各
エフェクタ処理のエフェクタ種が決定される。これと共
に、各エフェクタ処理の実行時に、前述した図３のステ
ップＳ３０６のエフェクト指示処理によって図１のＣＰ
Ｕ１０３からＤＳＰ１０７内のワークメモリ２０５に転
送されているアドレス変換テーブル（図６又は図７参
照）の各エフェクタ処理に対応する内容が参照されなが
ら、各エフェクタ処理において指定された遅延処理用の
指定アドレスが、遅延メモリ１０８をアクセスするため
のメモリアドレスにリアルタイムに変換される。

【００５９】即ちまず、ステップＳ１００１では、図１
のＣＰＵ１０３から図２のワークメモリ２０５に転送さ
れているエフェクタ種テーブルから、現在のポインタ変
数の値に対応するエフェクタ種のコードが読み出され
る。今、ポインタ変数が、最初“００”である場合に
は、図５のエフェクタ種テーブルの例では、ディレイ処
理のエフェクタ種に対応するコードが読み出される。

【００６０】ステップＳ１００２では、現在のポインタ
変数の値に対応してエフェクタ種テーブルにエフェクタ
種のコードが設定されているか否かが判別される。この
判別結果がＮＯならエフェクタ処理は実行されない。な
お、図４又は図５の例では、全てのポインタ値に対して
エフェクタ種が設定されるため、ステップＳ１００２の
判定がＮＯとなることはない。

【００６１】上述の判別結果がＹＥＳならば、ステップ
Ｓ１００３で、図１１に示されるように、現在のポイン
タ変数の値が、ワークメモリ２０５内のアドレス変換テ
ーブルをアクセスするために図２の命令デコーダ２０３
内に設けられるテーブルアドレスレジスタの上位２ビッ
トにセットされる。

【００６２】その後、ステップＳ１００４で、ワークメ
モリ２０５の波形バッファから波形データが読み出さ
れ、続くステップＳ１００５で、その波形データに対し
て、ステップＳ１００１でエフェクタ種テーブルから読
み出されているエフェクタ種に対応するエフェクタ処理
のサブルーチンが読み出されて実行される。

【００６３】ここで、エフェクタ種毎のエフェクタ処理
のサブルーチンプログラムでは、遅延処理のための６ビ
ットの指定アドレスとしては、図８に示されるように、
遅延メモリ１０８上のメモリアドレス空間上のアドレス
ではなく、仮想的な指定アドレス空間上のアドレスが指
定される。

【００６４】各エフェクタ処理において６ビットの指定
アドレスが指定されると、図１１に示されるように、指
定アドレスの上位３ビットで示されるブロックアドレス
は、アドレス変換テーブルをアクセスするための前述し
たテーブルアドレスレジスタの下位３ビットにセットさ
れ、指定アドレスの下位３ビットで示されるブロック内
アドレスは、遅延メモリ１０８をアクセスするために命
令デコーダ２０３内に設けられるメモリアドレスレジス
タの下位３ビットに、バンク内アドレスとしてセットさ
れる。

【００６５】この結果、まず、ポインタ変数の値とブロ
ックアドレスがセットされたテーブルアドレスレジスタ
によって、例えば図７に示される内容を有するワークメ
モリ２０５内のアドレス変換テーブルの上記テーブルア
ドレスレジスタで示される６ビットのテーブルアドレス
がアクセスされ、そこから４ビットのバンクアドレスが
読み出される。

【００６６】今、ポインタ変数の値が“００”で、指定
アドレスが例えば“１０００１０”である場合には、テ
ーブルアドレスレジスタの内容は“００１００”とな
る。従って、図７より、アドレス変換テーブルからは、
バンクアドレス“１０１１”が読み出される。

【００６７】この読み出されたバンクアドレスは、図１
１に示されるように、前述したメモリアドレスレジスタ
の上位４ビットにセットされる。この結果、バンクアド
レスとバンク内アドレスがセットされたメモリアドレス
レジスタによって、遅延メモリ１０８の上記メモリアド
レスレジスタで示される７ビットのメモリアドレスがア
クセスされ、そのアドレスに対して遅延処理が実行され
る。

【００６８】以上のように、エフェクタ種毎のエフェク
タ処理のサブルーチンプログラムでは、遅延メモリ１０
８を直接意識する必要はなく、遅延処理のためには仮想
的な指定アドレス空間上のアドレスを指定するだけでよ
い。従って、エフェクタ処理のプログラムを簡略化する
ことが可能となる。

【００６９】以上のステップＳ１００３〜Ｓ１００５の
処理によって現在のポインタ変数の値に対応するエフェ
クタ種のエフェクタ処理が完了すると、その処理の結果
得られた波形データがワークメモリ２０５内の波形バッ
ファに上書きされ、図９のステップＳ９０３の１回のエ
フェクタ処理を終了する。

【００７０】次に、ステップＳ９０４において、ポイン
タ変数の値が“００”から“０１”にインクリメントさ
れ、ステップＳ９０５の判定がＮＯとなった後、再び、
ステップＳ９０３のエフェクタ処理が実行される。

【００７１】このとき、ポインタ変数の値は“０１”と
なっているため、図１０のステップＳ１００１では、エ
フェクタ種テーブルから、現在のポインタ変数の値“０
１”に対応するエフェクタ種のコードが読み出される。
図５の例では、リバーブ２のエフェクタ種のコードが読
み出される。

【００７２】また、ステップＳ１００３では、現在のポ
インタ変数の値“０１”の値が、テーブルアドレスレジ
スタの上位２ビットにセットされる。その後、ステップ
Ｓ１００４で、ワークメモリ２０５の波形バッファから
前回のエフェクタ処理の結果得られている波形データが
読み出され、続くステップＳ１００５で、その波形デー
タに対して、ステップＳ１００１でエフェクタ種テーブ
ルから読み出されている現在のポインタ変数の値“０
１”に対応するエフェクタ種に対応するエフェクタ処理
のサブルーチンが読み出されて実行される。この処理の
実行時には、ポインタ変数の値が“００”の場合と同
様、アドレス変換テーブルの現在のポインタ変数の値
“０１”に対応する領域からエフェクタ処理によって指
定された指定アドレスの上位３ビットのブロックアドレ
スに対応するバンクアドレスが読み出されることによっ
て、遅延メモリ１０８のバンクがアクセスされる。

【００７３】図９のステップＳ９０３のエフェクタ処理
が終了した後、ステップＳ９０４において、ポインタ変
数の値が“０１”から“１０”にインクリメントされ、
ステップＳ９０５の判定がＮＯとなった後、再び、ステ
ップＳ９０３のエフェクタ処理が実行される。

【００７４】このとき、ポインタ変数の値は“１０”と
なっているため、図１０のステップＳ１００１では、エ
フェクタ種テーブルから、現在のポインタ変数の値“１
０”に対応するエフェクタ種のコードが読み出される。
図４の例では、コーラスのエフェクタ種のコードが読み
出される。

【００７５】また、ステップＳ１００３では、現在のポ
インタ変数の値“１０”の値が、テーブルアドレスレジ
スタの上位２ビットにセットされる。その後、ステップ
Ｓ１００４で、ワークメモリ２０５の波形バッファから
前回のエフェクタ処理の結果得られている波形データが
読み出され、続くステップＳ１００５で、その波形デー
タに対して、ステップＳ１００１でエフェクタ種テーブ
ルから読み出されている現在のポインタ変数の値“１
０”に対応するエフェクタ種に対応するエフェクタ処理
のサブルーチンが読み出されて実行される。この処理の
実行時には、ポインタ変数の値が“００”の場合と同
様、アドレス変換テーブルの現在のポインタ変数の値
“１０”に対応する領域からエフェクタ処理によって指
定された指定アドレスの上位３ビットのブロックアドレ
スに対応するバンクアドレスが読み出されることによっ
て、遅延メモリ１０８のバンクがアクセスされる。

【００７６】再び図９のステップＳ９０３のエフェクタ
処理が終了した後、ステップＳ９０４において、ポイン
タ変数の値が“１０”から“１１”にインクリメントさ
れ、ステップＳ９０５の判定がＮＯとなった後、ステッ
プＳ９０３のエフェクタ処理が実行される。

【００７７】このとき、ポインタ変数の値は“１１”と
なっているため、図１０のステップＳ１００１では、エ
フェクタ種テーブルから、現在のポインタ変数の値“１
１”に対応するエフェクタ種のコードが読み出される。
図４の例では、ディレイのエフェクタ種のコードが読み
出される。

【００７８】また、ステップＳ１００３では、現在のポ
インタ変数の値“１１”が、テーブルアドレスレジスタ
の上位２ビットにセットされる。その後、ステップＳ１
００４で、ワークメモリ２０５の波形バッファから前回
のエフェクタ処理の結果得られている波形データが読み
出され、続くステップＳ１００５で、その波形データに
対して、ステップＳ１００１でエフェクタ種テーブルか
ら読み出されている現在のポインタ変数の値“１１”に
対応するエフェクタ種に対応するエフェクタ処理のサブ
ルーチンが読み出されて実行される。この処理の実行時
には、ポインタ変数の値が“００”の場合と同様、アド
レス変換テーブルの現在のポインタ変数の値“１１”に
対応する領域からエフェクタ処理によって指定された指
定アドレスの上位３ビットのブロックアドレスに対応す
るバンクアドレスが読み出されることによって、遅延メ
モリ１０８のバンクがアクセスされる。

【００７９】最後に図９のステップＳ９０３のエフェク
タ処理が終了した後、ステップＳ９０４において、ポイ
ンタ変数の値がインクリメントされるが、ポインタ変数
は前述したように２ビットの変数値であるため、ポイン
タ変数の値“１１”がインクリメントされると、その値
は“００”に戻る。

【００８０】このようにして、ポインタ変数が“００”
になった時点で、図９のステップＳ９０５の判定がＹＥ
Ｓとなり、ステップＳ９０３〜Ｓ９０５による４回のエ
フェクタ処理を終了する。

【００８１】ステップＳ９０６のタイマ処理では、図２
のタイマ２１１によってサンプリング周期に同期した割
込みが入力する毎に、次のステップＳ９０７の音声出力
処理に移行する。そして、ステップＳ９０７の音声出力
処理では、４回のステップＳ９０３のエフェクタ処理の
結果、ワークメモリ２０５内の波形バッファに得られた
出力波形データに、ワークメモリ２０５内の原音バッフ
ァに予め格納された入力波形データが混合され、その混
合結果が、波形出力インタフェース２１０を介して図１
のＤ／Ａ変換器１０９に、出力波形データとして出力さ
れる。

【００８２】ここで、ステップＳ９０２〜Ｓ９０７まで
の処理は１サンプリング周期以内で実行できるように構
成されているため、ステップＳ９０６のタイマ処理の結
果、ステップＳ９０７の音声出力処理において、出力波
形データが正確にサンプリング周期に同期してＤ／Ａ変
換器１０９に出力されることになる。

【００８３】以上説明した実施例においては、図４に示
されるように、例えば同じリバーブでも、異なる特性の
リバーブをカスケードに実行することが可能であり、設
定によっては、最大で４種類までの同じリバーブをカス
ケードに実行することが可能である。

【００８４】また、上述の実施例では、ＤＳＰ１０７
は、各サンプリング周期毎に、最大で４つまでのエフェ
クタ処理をカスケードの時分割処理として実行できるよ
うに構成されたが、本発明はこれに限られるものではな
く、ＤＳＰの処理能力に余裕があれば、５つ以上の任意
の数のエフェクタ処理を実行できるように構成すること
ができる。

【００８５】

【発明の効果】本発明によれば、エフェクタ処理に必要
な遅延処理のためのアドレス空間に対応する記憶アドレ
ス空間がデータ遅延用記憶手段上で連続して存在しなく
ても、各エフェクタ処理に遅延処理用の領域を割り付け
ることが可能となり、遅延メモリを効率的に利用するこ
とが可能となる。

【００８６】また、本発明によれば、各エフェクタ処理
では、遅延処理のためのアドレスとしては、データ遅延
用記憶手段の記憶アドレス空間上のアドレスではなく、
仮想的なアドレス空間上のアドレスを指定すればよいた
め、各エフェクタ処理を実行するためのプログラムで
は、データ遅延用記憶手段を直接意識する必要はなく、
この結果、エフェクタ処理のプログラムを簡略化するこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例の全体構成図である。

【図２】ＤＳＰ１０７の構成図である。

【図３】ＣＰＵゼネラルフローを示した図である。

【図４】エフェクタ種テーブルの例を示した図（その
１）である。

【図５】エフェクタ種テーブルの例を示した図（その
２）である。

【図６】アドレス変換テーブルの例を示した図（その
１）である。

【図７】アドレス変換テーブルの例を示した図（その
２）である。

【図８】アドレス変換テーブルの説明図である。

【図９】ＤＳＰゼネラルフローを示した図である。

【図１０】エフェクタ処理の動作フローを示した図であ
る。

【図１１】遅延エリアのアクセス動作の説明図である。

【図１２】従来例の問題点の説明図である。

【符号の説明】

１０１機能キー１０２鍵盤１０３ＣＰＵ１０４ＲＯＭ１０５ＲＡＭ１０６楽音発生回路１０７ＤＳＰ１０８遅延メモリ１０９Ｄ／Ａ変換器１１０ＬＰＦ１１１アンプ１１２スピーカ２０１バス２０２プログラムメモリ２０３命令デコーダ２０４係数メモリ２０５ワークメモリ２０６乗算器２０７算術論理演算器（ＡＬＵ）２０８波形入力インタフェース２０９ＣＰＵインタフェース２１０波形出力インタフェース２１１タイマ

───────────────────────────────────────────────────── フロントページの続き (72)発明者小倉和夫東京都羽村市栄町３丁目２番１号カシオ計算機株式会社羽村技術センター内

Claims

【特許請求の範囲】

【請求項１】入力波形データに対し、時分割された複
数のタイミングのそれぞれにおいて、データ遅延用記憶
手段をアクセスしながら、複数の効果付加処理のそれぞ
れを実行する効果付加装置において、前記時分割された複数のタイミングのそれぞれについ
て、そのタイミングで実行される前記効果付加処理を指
定する効果付加処理指定手段と、前記時分割された複数のタイミングのそれぞれについ
て、そのタイミングで実行される前記効果付加処理にお
いてアドレス指定され得る遅延処理のためのアドレス空
間を等分割して得た第１の分割アドレス領域のそれぞれ
を、前記データ遅延用記憶手段の記憶アドレス空間を等
分割して得た前記第１の分割アドレス領域と同じ大きさ
の第２の分割アドレス領域のうち任意の使用されていな
い領域に割り当てるアドレス割当て手段と、前記時分割された複数のタイミングのそれぞれにおい
て、そのタイミングに対応して前記効果付加処理指定手
段で指定されている前記効果付加処理を前記入力波形デ
ータに対して実行する効果付加処理実行手段と、前記時分割された複数のタイミングのそれぞれにおい
て、該タイミングに対応する前記アドレス割当て手段に
おける割当て内容を参照することにより、該タイミング
に対応して前記効果付加処理実行手段により実行される
前記効果付加処理において指定される前記第１の分割ア
ドレス領域に対するアドレスを前記第２の分割アドレス
領域に対するアドレスに変換し、該変換されたアドレス
により前記データ遅延用記憶手段をアクセスするアクセ
ス手段と、を有することを特徴とする効果付加装置。
【請求項２】入力波形データに対し、データ遅延用記
憶手段をアクセスしながら、複数の効果付加処理のそれ
ぞれを実行する効果付加装置において、前記複数の効果付加処理のそれぞれを指定する効果付加
処理指定手段と、前記複数の効果付加処理のそれぞれにおいて、該効果付
加処理においてアドレス指定され得る遅延処理のための
アドレス空間を等分割して得た第１の分割アドレス領域
のそれぞれを、前記データ遅延用記憶手段の記憶アドレ
ス空間を等分割して得た前記第１の分割アドレス領域と
同じ大きさの第２の分割アドレス領域のうち任意の使用
されていない領域に割り当てるアドレス割当て手段と、前記効果付加処理指定手段で指定されている前記効果付
加処理のそれぞれを前記入力波形データに対して実行す
る効果付加処理実行手段と、該効果付加処理実行手段により実行される前記効果付加
処理のそれぞれにおいて、該効果付加処理に対応する前
記アドレス割当て手段における割当て内容を参照するこ
とにより、該効果付加処理において指定される前記第１
の分割アドレス領域に対するアドレスを前記第２の分割
アドレス領域に対するアドレスに変換し、該変換された
アドレスにより前記データ遅延用記憶手段をアクセスす
るアクセス手段と、を有することを特徴とする効果付加装置。