JP2727931B2 - 波形メモリ音源 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、波形メモリに記憶され
た情報を自動的に読み出して、制御レジスタに自動的に
設定する波形メモリ音源に関する。

【０００２】

【従来の技術】従来、波形メモリに、楽音波形だけでは
なく、楽音信号を生成するために必要なエンベロープの
傾きの変化率やレベルまたは音色等のパラメータが記憶
され、発音するべき楽音が指定されると、その楽音波形
とともにその楽音に対応したパラメータを読み出して所
定のレジスタに自動的に設定（オートロード）する波形
メモリ音源が提案されている。また、一般に、波形メモ
リ音源は、１つの回路で複数の音を発生させることがで
きるように時分割で各回路を使用し、その時分割された
複数のタイムスロットに演奏データを割り当てるように
構成されている。そして、前記パラメータもこの各タイ
ムスロットに割り当てられたデータに基づいて読み出さ
れた後に、所定のバッファに取り込まれ、その取り込ま
れたパラメータが発音のためのレジスタに格納され、こ
れとは別に波形メモリから読み出された楽音波形ととも
に楽音信号が形成される。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来の波形メモリでは、時分割チャンネルの各タイムスロ
ットに割り当てられたデータに対応して設定されるパラ
メータは１アドレス分のみであったために、時分割チャ
ネルの１チャネル動作時間内に１回しかアクセスできな
い。このため、パラメータを読み出す際、１つの楽音信
号を生成するのに多数個のパラメータを用いる場合には
これらのパラメータを読み込む時間が増大し、その結
果、楽音の発音に遅れが生ずるという問題があった。

【０００４】本発明は、上記問題に鑑みてなされたもの
で、楽音の発音に遅れが生ずることなく楽音信号を生成
することが可能な波形メモリ音源を提供することを目的
とする。

【０００５】

【課題を解決するための手段】上記目的を達成するため
本発明は、複数時分割チャンネル動作で楽音を発生する
波形メモリ音源において、楽音波形を記憶するととも
に、楽音信号を生成するために必要な情報を記憶する波
形メモリと、前記情報を自動読み込みするべき時分割チ
ャンネルと自動読み込みされる情報の波形メモリ中の位
置とを指示する指示手段と、該指示された時分割チャン
ネルの１チャンネル動作時間内に、該指示された波形メ
モリ中の情報の位置を複数回アクセスして、複数個の情
報を読み出す情報読み出し手段と、該読み出された複数
個の情報を各々対応する制御レジスタに分配する情報分
配手段とを有することを特徴とする。

【０００６】好ましくは、前記情報読み出し手段は、情
報の読み出しを所定の速度で行い、読み出された情報を
バッファに格納し、前記情報分配手段は、前記バッファ
に格納された情報を前記所定の速度より遅い速度で、前
記対応する制御レジスタに分配することを特徴とする。

【０００７】さらに好ましくは、前記指示手段は、前記
自動読み込みされる情報の波形メモリ中の位置を、前記
制御レジスタの一部に格納されたデータを用いて指示す
ることを特徴とする。

【０００８】また、楽音波形を記憶するとともに、楽音
信号を生成するために必要な情報を記憶する波形メモリ
と、自動読み込みされる情報を格納する第１の制御レジ
スタと、自動読み込みされる情報以外の情報を格納する
第２の制御レジスタと、前記波形メモリに記憶された情
報を自動読み込みし、該情報を前記第１の制御レジスタ
に自動設定する自動読み込み手段と、前記第２の制御レ
ジスタに自動読み込みされる情報以外の情報を書き込む
書き込み手段とを有し、前記自動読み込み手段による情
報の自動読み込み動作中にも、前記書き込み手段により
第２の制御レジスタに情報を書き込み可能としたことを
特徴とする。

【０００９】

【作用】本発明の構成に依れば、指示手段により自動読
み込みするべき時分割チャンネルと自動読み込みされる
情報の波形メモリ中の位置とが指示されると、その時分
割チャンネルの１チャンネル動作時間内に、波形メモリ
中の指示された位置の情報が、情報読み出し手段により
複数回アクセスされて複数個の情報として読み出され、
その複数個の情報が、情報分配手段によりそれぞれ対応
する制御レジスタに分配される。これにより、オートロ
ードに要する時間を短縮することができ、押鍵に対する
発音の時間遅れを減少させることが可能となる 好ましくは、情報読み出し手段により、所定の速度で情
報の読み出しが行われた後にその読み出された情報がバ
ッファに格納され、情報分配手段により、バッファに格
納された情報がその所定の速度より遅い速度で対応する
レジスタに分配される。従って、制御レジスタに分配す
るためのデータ転送速度を高速化する必要がなくなり、
回路構成を簡単化し、コストの増加を抑制することがで
きる。

【００１０】さらに好ましくは、指示手段により、自動
読み込みされる情報の波形メモリ中の位置が、制御レジ
スタの一部に格納されたデータを用いて指示される。従
って、レジスタの容量を減少させることができる。

【００１１】また、自動読み込み手段により波形メモリ
に記憶された情報が自動読み込みされ、その情報が第１
の制御レジスタに自動設定されているときにも、書き込
み手段により自動読み込みされる情報以外の情報が第２
の制御レジスタ書き込まれる。これにより、全情報のレ
ジスタへの書き込みを高速化させることが可能になる。

【００１２】

【実施例】以下、本発明の実施例を図面に基づき詳細に
説明する。

【００１３】図１は、本発明に係る波形メモリ音源を備
えた電子楽器の一実施例の概略構成を示すブロック図で
ある。

【００１４】同図において、本実施例の電子楽器は、楽
音波形と楽音波形を生成するために必要な情報であるパ
ラメータとを記憶した波形メモリ１７を内蔵する音源１
と、楽音の音高を指定するための鍵盤２と、電子楽器全
体の制御を司るＣＰＵ３と、ＣＰＵ３が実行するプログ
ラムやテーブルデータ等を記憶するＲＯＭ４と、演算結
果や各種制御情報を一時的に記憶するＲＡＭ５と、音色
等の各種制御情報を入力するためのパネルスイッチ６
と、各種情報を表示する表示回路７と、音源１から出力
される楽音信号を楽音に変換するサウンドシステム８と
により構成されている。これらの各要素１〜７はバス９
を介して相互に接続され、音源１の楽音信号出力はサウ
ンドシステム８に供給される。

【００１５】また、音源１は次のように構成されてい
る。

【００１６】バス９には、後述する制御レジスタ群を含
む音源Ｉ／Ｏ１０が接続され、該音源Ｉ／Ｏ１０には、
波形メモリ１７に記憶されたデータを読み出す波形発生
部１１、波形発生部１１に接続され、その出力信号をフ
ィルタリングするデジタルフィルタ１２、デジタルフィ
ルタ１２に接続され、その出力信号にエンベロープを付
与するエンベロープ付与回路１３、該エンベロープ付与
回路１３にチャンネル累算器１４を介して接続され、該
チャンネル累算器１４により時分割チャンネル分（本実
施例では３２チャンネル）累算されたエンベロープ付与
回路１３の出力に装飾音を付与するリバーブ発生回路１
５が接続されている。そして、リバーブ発生回路１５
は、該回路１５から出力されたデジタル楽音信号をアナ
ログ楽音信号に変換するＤＡＣ（Digital-to-Analog Co
nverter）１６に接続され、前記波形発生部１１には前
記波形メモリ１７が接続されている。

【００１７】図２は、図１の波形メモリ１７のメモリマ
ップの一例を示す図である。

【００１８】前述したように、波形メモリ１７には楽音
波形とともに各種パラメータが記憶され、楽音を生成す
る際には、生成するべき楽音波形に対応するパラメータ
が波形メモリ１７から読み出され、制御レジスタ群にオ
ートロードされるように構成されている。

【００１９】同図に示すように、波形メモリ１７は、オ
ートロードされるパラメータを記憶する領域ＡＬＤと、
楽音波形を記憶する領域Ｗ１，Ｗ２，… とにより構成
され、領域ＡＬＤは、互いに異なったパラメータ値を記
憶する領域ＡＬＤ１，ＡＬＤ２，… から構成され、さ
らに、各領域ＡＬＤｎ（ｎ＝１，２，…）は、種類、個
数、配列およびデータ長が全て同一であるパラメータか
ら構成されている。以下、図示されている領域ＡＬＤ２
のパラメータを例に挙げて、その詳細な構成を説明す
る。

【００２０】領域ＡＬＤ２は、エンベロープの傾きの変
化率を示すパラメータ群ＥＧＲ、エンベロープのレベル
を示すパラメータ群ＥＧＬ、読出すべき楽音波形が波形
メモリ１７のどの位置（アドレス）にあるかを示すパラ
メータ群ＷＡから構成されている。

【００２１】一般に、エンベロープは、ノートオンが検
出されると、最低レベルから最高レベルまで所定の傾き
の変化率（ＡＲ）で増加する区間と、最高レベルから第
１の傾きの変化率（Ｄ１Ｒ）で減少する区間と、続い
て、第１の傾きの変化率より小さい第２の傾きの変化率
（Ｄ２Ｒ）で減少する区間と、最後に、所定の傾きの変
化率（ＲＲ）で最低レベルまで減少する区間とから成る
ので、前記パラメータ群ＥＧＲは、パラメータＡＲ，Ｄ
１Ｒ，Ｄ２Ｒ，ＲＲから構成されている。そして、パラ
メータ群ＥＧＬは、パラメータＤ１Ｒ，Ｄ２Ｒの傾きを
有する２直線のそれぞれの終点のレベルを示すパラメー
タＤ１Ｌ，Ｄ２Ｌから構成されている。

【００２２】また、一般に、楽音波形は、メモリ容量を
節約するために、一度だけ読み出される部分（アタック
部）と繰り返し読み出される部分（ループ部）とを波形
メモリ１７に記憶するので、パラメータ群ＷＡは、ルー
プスタートアドレスＬＳＡ１〜ＬＳＡ３（以下、これら
をまとめて「ループスタートアドレスＬＳＡ」ともい
う）、ループエンドアドレスＬＥＡ１〜ＬＥＡ３（以
下、これらをまとめて「ループエンドアドレスＬＥＡ」
ともいう）、繰り返し読みを行うときに生成波形のつな
がりを良くするために必要なループアドレスの小数部Ｌ
ＡＦ、アタック部のスタートアドレスＷＳＡ１〜ＷＳＡ
３（以下、これらをまとめて「スタートアドレスＷＳ
Ａ」ともいう）から構成される。

【００２３】以上説明した各パラメータのデータ長は８
ビットであるが、アドレスデータＬＳＡ１〜ＬＳＡ３，
ＬＥＡ１〜ＬＥＡ３，ＷＳＡ１〜ＷＳＡ３は、３バイト
で１アドレスを示している。これは、波形メモリ１７の
アドレス空間が広いために、楽音波形Ｗ１，Ｗ２，…の
位置を指定するためには３バイト分のアドレスデータが
必要だからである。なお、後述するが、波形メモリ１７
に記憶されたデータの読み出しは、２バイト単位で行
う。

【００２４】図３は、図１の音源Ｉ／Ｏ１０の詳細な構
成を示すブロック図である。

【００２５】前記バス９を構成するアドレスバスおよび
データバスは、それぞれアドレスラッチ回路２１および
データラッチ回路２２に接続されている。ここで、アド
レスラッチ回路２１およびデータラッチ回路２２にデー
タをラッチするためのタイミング信号はＣＰＵ３により
生成され、各回路２１，２２のラッチ信号入力端子（図
示せず）に供給されている。さらに、制御レジスタ群
（本実施例ではレジスタ群Ａ２３およびレジスタ群Ｂ２
４から構成される）は、８ビットのデータ長から成る６
４個のレジスタから構成されているために、アドレスバ
スは６本（ビット）のデータ線から構成され、データバ
スは８本（ビット）のデータ線から構成されている。

【００２６】図４は、制御レジスタ群のメモリマップを
示す図であり、アドレス０からアドレス１５まではレジ
スタ群Ｂ２４が割り当てられており、アドレス１６から
アドレス６３まではレジスタ群Ａ２３が割り当てられて
いる。ここで、レジスタ群Ａ２３は、ピッチデータ、ノ
ートオンデータ、後述するＬＦＯデータ、前記デジタル
フィルタ１２のフィルタ係数を決定するためのフィルタ
データ、前記リバーブ発生回路１５が付与する装飾音を
決定するためのリバーブデータ等を格納し、一方、レジ
スタ群Ｂ２４は、前記パラメータを格納する。そして、
レジスタ群Ａ２３は、後述するチャンネルカウンタ２９
によって生成されるタイミングに従って、レジスタに格
納されたピッチデータ、ノートオンデータ、ＬＦＯデー
タを前記波形発生部１１に出力し、フィルタデータをデ
ジタルフィルタ１２に出力し、リバーブデータをリバー
ブ発生回路１５に出力する。さらに、レジスタ群Ｂ２４
も、チャンネルカウンタ２９によって生成されるタイミ
ングに従って、パラメータ群ＷＡのパラメータ（ＷＳ
Ａ，ＬＳＡ，ＬＥＡ，ＬＡＦ）を波形発生部１１に出力
し、パラメータ群ＥＧＲ，ＥＧＬのパラメータ（ＡＲ，
Ｄ１Ｒ，Ｄ２Ｒ，ＲＲ，Ｄ１Ｌ，Ｄ２Ｌ）を前記エンベ
ロープ付与回路１３に出力する。

【００２７】なお、レジスタ群Ａ２３には、前記ＣＰＵ
３によって各種データがロードされ、レジスタ群Ｂ２４
には、ＣＰＵ３または後述するオートロード回路３３の
どちらか一方によって前記パラメータがロードされる。
また、レジスタ群の各アドレスは時分割チャンネル分あ
り、図４のメモリマップは、その内の１チャンネル分の
メモリマップのみを図示している。

【００２８】図３に戻り、アドレスラッチ回路２１の出
力は、デコード回路２５に供給されるとともに、変換回
路２６およびセレクタ２８の入力端子０に供給される。
そして、デコード回路２５の出力（レジスタ群Ａ２３の
レジスタを全て選択できるように、４８本のデータ線か
ら成る）はレジスタ群Ａ２３に供給されるとともに、そ
の出力の内の１ビット（本）が後述するＡＮＤゲート３
２の一入力端子および後述するチャンネルラッチ回路３
０の入力端子Ｌに供給され、さらに、変換回路２６の出
力はセレクタ２７の入力端子Ａに供給される。ここで、
デコード回路２５は、前記４８本のデータ線の内、アド
レスラッチ回路２１の出力に応じて指定される１本のデ
ータ線に書き込みパルスを供給する回路であり、変換回
路２６は、アドレスラッチ回路２１の出力と後述するチ
ャンネルラッチ回路３０からのチャンネル出力とに基づ
いて決定される時分割チャンネルの書き込み位置（チャ
ンネル）を出力する回路である。

【００２９】セレクタ２７の入力端子Ｂには時分割チャ
ンネルのチャンネル番号を１ずつ順次カウントするチャ
ンネルカウンタ２９の出力が供給され、セレクタ２７の
出力はレジスタ群Ａ２３に供給される。そして、セレク
タ２７のセレクト端子Ｓには図示しないクロック供給源
からクロックパルスφRWが供給され、このパルスφRWに
よりセレクタ２７はセレクト端子Ａ，Ｂに供給される信
号を交互に選択してレジスタ群Ａ２３に出力する。即
ち、セレクタ２７からの出力に応じて、レジスタ群Ａ２
３は、レジスタへの書き込みとレジスタからの読み出し
とを時分割で交互に行っている。

【００３０】また、前記データラッチ回路２２の出力
は、レジスタ群Ａ２３に供給されるとともに、前記チャ
ンネルラッチ回路３０のデータ入力端子Ｄおよびセレク
タ３１の入力端子０に供給される。さらに、データラッ
チ回路２２からの出力の内、最上位ビット出力ｍｓｂは
ＡＮＤゲート３２の他の入力端子に供給される。ＡＮＤ
ゲート３２の出力は、オートロード回路３３（詳細は後
述する）の入力端子ＳＳに供給される。このＡＮＤゲー
ト３２は、オートロードを開始させるためのものであ
り、前記デコード回路２５からの出力ｗｐｘおよび前記
データラッチ回路２２からの出力ｍｓｂがともに“１”
のときにＡＮＤゲート３２の出力が“１”となって、オ
ートロード回路３３に対してオートロードの開始が指示
される。

【００３１】また、セレクタ２８の入力端子１にはオー
トロード回路３３のアドレス出力端子Ａからアドレス信
号が供給され、セレクタ２８のセレクト端子Ｓにはオー
トロード回路３３の出力端子Ｂ１から出力信号ｂｕｓｙ
が供給される。出力信号ｂｕｓｙは、オートロード回路
３３がオートロード動作中であることを表わす信号であ
る。上述したオートロード開始の指示に応じて出力信号
ｂｕｓｙはハイレベル（＝１）になり、オートロード回
路３３は波形メモリ１７から領域ＡＬＤ中の指示された
パラメータを読出し、レジスタ群Ｂに順次設定する。該
オートロードの動作が終了するのに応じて出力信号ｂｕ
ｓｙはロウレベル（＝０）に戻る。セレクタ２８は、出
力信号ｂｕｓｙがハイレベルのときに入力端子１に供給
された信号を出力し、ロウレベルのときに入力端子０に
供給された信号を出力する。さらに、前記セレクタ３１
の入力端子１にはオートロード回路３３のデータ出力端
子Ｄからデータが供給され、セレクタ３１のセレクト端
子Ｓにはオートロード回路３３の出力端子Ｂ１から出力
信号ｂｕｓｙが供給される。この出力信号ｂｕｓｙによ
るセレクタ３１の動作は、前記セレクタ２８の動作と同
じである。

【００３２】次に、レジスタ群Ｂ２４は、レジスタ群Ａ
２３と同様に８ビットデータ長の複数（本実施例では、
１６個）のレジスタから構成されるが、レジスタ群Ａ２
３の各レジスタには、前述したようにＣＰＵ３のみによ
って各種データが設定されるのに対して、レジスタ群Ｂ
２４の各レジスタには、ＣＰＵ３またはオートロード回
路３３のどちらか一方によって各種データが設定される
点のみが異なっている。したがって、レジスタ群Ｂ２４
に接続される回路３４〜３６の構成および作用は、前述
した回路２５〜２７と同一であるために、その説明を省
略する。なお、オートロード回路３３によりレジスタ群
Ｂ２４の各レジスタに各種データを設定する制御は、前
記出力信号ｂｕｓｙにより行われる。

【００３３】変換回路３５にはチャンネルラッチ回路３
７の出力が供給され、チャンネルラッチ回路３７の入力
端子Ｄには前記チャンネルラッチ回路３０の出力が供給
され、さらにチャンネルラッチ回路３７の入力端子Ｌに
は前記出力信号ｂｕｓｙが供給される。この出力信号ｂ
ｕｓｙの立ち上がりで、チャンネルラッチ回路３０から
の出力がラッチされ、次に出力信号ｂｕｓｙが立ち上が
るまでラッチされたデータが保持され、変換回路３５に
出力される。

【００３４】チャンネルラッチ回路３７に出力信号ｂｕ
ｓｙの立上がり時のチャンネル出力がラッチされるた
め、オートロード動作中においてチャンネルラッチ回路
３０のラッチ内容を変更しても、オートロード動作に影
響を与えない。したがって、レジスタ群Ａ２３について
はオートロード動作中もＣＰＵ３がアドレスラッチ回路
２１およびデータラッチ回路２２を利用して書込みを行
うことができる。

【００３５】チャンネルラッチ回路３７の出力は２つに
分岐され、一方は、前述したように変換回路３５に供給
され、他方は、比較回路３８の一入力端子に供給され
る。比較回路３８の他の入力端子には前記チャンネルカ
ウンタ２９の出力が供給され、比較回路３８の出力はオ
ートロード回路３３の入力端子ＥＱに供給される。比較
回路３８は、チャンネルラッチ回路３７から出力された
時分割チャンネルのチャンネル番号とチャンネルカウン
タ２９から出力されたチャンネル番号とを比較し、一致
したときにハイレベル出力をオートロード回路３３に出
力する。オートロード回路３３は、このハイレベル出力
を検出すると、現在の時分割チャンネルがオートロード
のためのチャンネルであることを示す信号ＡＬＣＴおよ
び後述する信号ＳＰを出力する。

【００３６】図５は、図１の波形発生部１１の詳細な構
成を示すブロック図である。

【００３７】本実施例の音源１は、生成しようとする波
形の周波数と無関係に常に一定の周波数でサンプリング
することにより波形を生成する、いわゆるピッチ非同期
型の音源を想定しているため、楽音波形を生成する際に
補間を必要とする。ここでは、４点補間により楽音波形
を生成する音源を例に挙げて説明するが、４点補間に限
るものではなく、２点補間、８点補間等他の補間方式を
用いてもよい。

【００３８】同図において、ＬＦＯ（Low Frequency Os
cillator）４１には、前記レジスタ群Ａ２３から出力さ
れる、ＬＦＯ４１を制御して所望の周波数信号を出力す
るためのＬＦＯデータが供給され、このＬＦＯデータに
基づいて出力された周波数信号がＦナンバ発生器４２に
供給される。Ｆナンバ発生器４２には、さらに、レジス
タ群Ａ２３からのピッチデータおよび前記オートロード
回路３３からの信号ＡＬＣＴも供給される。Ｆナンバ発
生器４２は、オートロード処理がなされているときに
は、前記信号ＡＬＣＴ（このとき、信号ＡＬＣＴはハイ
レベル）により値“４”を出力し、オートロード処理が
なされていないときには、ＬＦＯ４１からの出力および
ピッチデータに応じた出力値を出力する。

【００３９】Ｆナンバ発生器４２からの出力はアドレス
カウンタ４３に供給され、アドレスカウンタ４３には、
ＯＲゲート４４の出力および前記レジスタ群Ｂ２４から
の出力（ＷＳＡ，ＬＰＳ，ＬＰＥ，ＬＡＦ）が供給され
る。そして、ＯＲゲート４４の２つの入力端子には、レ
ジスタ群Ａ２３からのノートオンデータ（パルス）およ
びオートロード回路３３からの出力ＳＰが供給される。
ノートオンパルスまたは信号ＳＰのどちらかの信号がハ
イレベルになると、ＯＲゲート４４からハイレベルが出
力され、このハイレベル出力によって、アドレスカウン
タ４３には初期値、即ちスタートアドレスＷＳＡがロー
ドされるように構成され、まず、アドレスカウンタ４３
からその初期値が出力される。その後、アドレスカウン
タ４３は、この初期値にＦナンバ発生器４２からの出力
値を加算し、前記入力された信号ＬＰＳ，ＬＰＥ，ＬＡ
Ｆに基づいてその加算結果を適宜修正して出力する。ア
ドレスカウンタ４３の出力するアドレス値は、スタート
アドレスＷＳＡよりスタートし、供給されるＦナンバの
値に応じたレートで、信号ＬＰＥ及びＬＡＦにより示さ
れるループエンドアドレスまで増加した後、信号ＬＰＳ
により示されるループスタートまで戻り、再びＦナンバ
に応じたレートで増加し、以後、該ループエンドアドレ
スまでの増加と該ループスタートアドレスへの戻りを繰
返す。

【００４０】前述したように、本実施例ではピッチ非同
期型の音源を想定しているため、Ｆナンバ発生器４２の
出力は一般に実数値になり、この実数の内、整数部が加
算器４５の一入力端子に供給され、小数部が加算器４６
の一入力端子に供給される。加算器４５，４６の他の入
力端子には補助カウンタ４７の出力が供給される。補助
カウンタ４７は、４点補間のために０〜３の値を出力
し、この出力値が、加算器４５，４６により、それぞれ
前記整数部および小数部と加算され、それぞれ波形メモ
リ１７のアドレスデータおよび補間係数メモリ４８のア
ドレスデータとなって、波形メモリ１７および補間係数
メモリ４８に供給される。波形メモリ１７の出力は、ゲ
ート４９に供給されるとともに、前述したようにオート
ロード回路３３に供給される。ゲート４９には前記オー
トロード回路３３からの出力信号ＡＬＣＴが反転されて
供給され、ゲート４９は、信号ＡＬＣＴがハイレベルの
とき、即ちオートロード処理が行われているときには、
波形メモリ１７から供給された信号の出力を停止し、信
号ＡＬＣＴがロウレベルのときには波形メモリ１７から
供給された信号の出力を行う。

【００４１】ゲート４９の出力は乗算器５０の一入力端
子に供給され、乗算器５０の他の入力端子には前記補間
係数メモリ４８の出力が供給される。そして、乗算器５
０には、その出力である４個の補間データを累算するた
めの補間累算器５１が接続され、補間累算器５１には図
１のデジタルフィルタ１２が接続されている。

【００４２】即ち、オートロード処理が指定される（信
号ＳＰが立ち上がる）と、アドレスカウンタ４３から読
出すべきパラメータのアドレスがロードされ、そのアド
レス（このとき、アドレス値は必ず整数）が、加算器４
５を介して補助カウンタ４７からの出力値０〜３と順に
加算され、その加算結果が波形メモリ１７に出力され
る。波形メモリ１７は、この加算結果（アドレス）によ
り指定された記憶内容を順に出力し、この４個の出力結
果がオートロード回路３３に供給される。次に、続いて
読出すべきパラメータがあるときには、Ｆナンバ発生器
４２から“４”が出力され、ロードされたアドレスに
“４”が加算された値が、アドレスカウンタ４３から出
力され、その後の処理は前述のとおりである。

【００４３】一方、オートロード処理ではなく、ノート
オンが指定されると、アドレスカウンタ４３から読出す
べき波形のアドレスがロードされ、そのアドレス（この
とき、アドレス値は一般に実数）の整数部が加算器４５
を介して前述のように補助カウンタ４７の出力値と加算
され、小数部が加算器４６を介して補助カウンタ４７の
出力値と加算される。そして、波形メモリ１７から読み
出された４個の波形データが、乗算器５０を介して、そ
れぞれ補間係数メモリ４８から読み出された４個の補間
係数と乗算され、その４個の乗算結果が補間累算器５１
により累算され、その累算結果がデジタルフィルタ１２
に出力される。

【００４４】図６は、図３のオートロード回路３３の詳
細な構成を示すブロック図である。オートロード回路３
３の端子ＳＳに入力された信号（以下、「信号ＳＳ」と
いう）は、フラグ発生回路６１のセット端子ＳＴに供給
され、フラグ発生回路６１のリセット端子ＲＳには半加
算器６２のキャリー出力端子Ｃｏからの出力が供給され
る。ここで、フラグ発生回路６１は、セット端子ＳＴに
ハイレベル信号が入力されるとセットされたフラグ（ハ
イレベル出力）を出力し、リセット端子ＲＳにハイレベ
ル信号が入力されるとリセットされたフラグ（ロウレベ
ル出力）を出力する回路である。フラグ発生回路６１の
出力は、ＡＮＤゲート６３の一入力端子に供給されると
ともに、図３で説明した出力信号ｂｕｓｙとなる。ま
た、ＡＮＤゲート６３の他の入力端子には、オートロー
ド回路３３の端子ＥＱに入力された信号（以下、「信号
ＥＱ」という）が入力される。そして、ＡＮＤゲート６
３の出力は、フラグ発生回路６４のセット端子ＳＴに供
給されるとともに、図３で説明した信号ＡＬＣＴおよび
４個の取り込みパルスを発生するタイミング発生回路６
５に供給される。

【００４５】フラグ発生回路６４のリセット端子ＲＳに
は検出回路６６の出力が供給され、フラグ発生回路６４
の出力は、前記半加算器６２のキャリー入力端子Ｃｉに
供給される。ここで、検出回路６６は、１チャンネル分
の４アクセスで、波形メモリ１７から読み出された４個
の記憶データが８個のパラメータに分離されて、図３の
レジスタ群Ｂ２４の対応するレジスタに取り込まれたこ
とを検出したときに、出力端子ＹＥＳからハイレベル信
号をする回路である。このハイレベル信号により、フラ
グ発生回路６４はリセットされ（Ｆ２＝“０”）、次の
同一チャンネルタイミングで残りの４データが読まれる
まで待機状態に入る。

【００４６】半加算器６２にはゲート６７の出力が供給
され、ゲート６７の制御端子には前記信号ＳＳが反転さ
れて供給される。半加算器６２は、このゲート６７から
の出力とキャリー入力端子Ｃｉに入力されたフラグ発生
回路６４のフラグの値とを加算し、その加算結果を遅延
回路６８に出力する。遅延回路６８の出力は、前記ゲー
ト６７に供給されて閉ループを形成するとともに、前記
検出回路６６、読出し回路６９、図３で説明した信号Ｓ
Ｐを発生するアドレスロード信号発生回路７０に供給さ
れ、さらに、“００”を上位２ビットに付加して６ビッ
トにされ、図３のセレクタ２８の入力端子１に供給され
る。

【００４７】ここで、読出し回路６９は、前記タイミン
グ発生回路６５により発生された４個の取り込み信号に
応じて波形メモリ１７から読み出された記憶データを、
前記レジスタ群Ｂ２４の対応するレジスタに取り込むた
めのパルスのタイミングを制御する回路であり、この読
出し回路６９は、遅延回路６８からのカウント値が偶数
になったときに１パルス出力するように構成され、その
出力をＯＲゲート７１の一入力端子に供給する。また、
アドレスロード信号発生回路７０には前記信号ＥＱが供
給され、アドレスロード信号発生回路７０は、前記供給
された遅延回路６８からの出力が“００００Ｂ”であ
り、且つ信号ＥＱがハイレベルのときに信号ＳＰを出力
（ハイレベル）する。ここで、“Ｂ”は、その前の数字
が二進数であることを示している。さらに、ＯＲゲート
７１の他の入力端子には、前記タイミング発生回路６５
の出力が供給され、ＯＲゲート７１の出力は送りパルス
発生回路７２に供給され、送りパルス発生回路７２は、
このＯＲゲート７１から供給されたパルスに基づいて送
りパルスを生成し、この送りパルスをラッチ回路７３〜
７６に各々供給する。

【００４８】ラッチ回路７３の後段にはラッチ回路７４
が接続され、その後段にはラッチ回路７５が接続され、
その後段にはラッチ回路７６が接続されている。さら
に、ラッチ回路７３には波形メモリ１７からの出力が供
給され、ラッチ回路７６の１６ビット出力は、上位８ビ
ットおよび下位８ビットに分離されて、セレクタ７７の
２入力端子にそれぞれ供給される。セレクタ７７は、図
示しないセレクト端子に供給されたセレクト信号に応じ
て、２つの８ビット入力の内の何れかを選択し、図３の
セレクタ３１の入力端子１に供給する。

【００４９】以下、以上のように構成された音源におい
て、図１のＣＰＵ３が実行する制御処理を、図７および
図８のフローチャートを参照して説明する。

【００５０】図７は、メインルーチンの処理手順を示す
フローチャートである。

【００５１】まず、ステップＳ１で各種パラメータの初
期設定を行い、次に、ステップＳ２で演奏者の押鍵に応
じた鍵処理を行い、ステップＳ３で図１のパネルスイッ
チ６の操作状態を検出するパネルスイッチ処理を行う。

【００５２】図８は、ステップＳ２の鍵処理の一部であ
るキーオンイベント処理のサブルーチンの手順を示すフ
ローチャートである。本サブルーチンは、演奏者が押鍵
したときに１回だけ実行されるサブルーチンであり、本
サブルーチンの実行後に同一キーが押されていた場合に
は、本サブルーチンはスキップされる。

【００５３】まず、演奏者が鍵盤２の鍵を押鍵すると、
図示しない検出回路により、その押鍵キー（イベントキ
ー）のノートコードおよびタッチの強さを示すタッチデ
ータが検出され、ステップＳ１１で、ＣＰＵ３は、その
ノートコードおよびタッチデータをそれぞれ図１のＲＡ
Ｍ５の領域ＮＣＤおよび領域ＴＤに格納する。以下、領
域ＮＣＤおよびＴＤに格納されたデータを、それぞれ
「ノートコードＮＣＤ」および「タッチデータＴＤ」と
いう。

【００５４】次に、ステップＳ１２では、前記ステップ
Ｓ３のパネル処理により検出された音色に応じて、ＲＯ
Ｍ４に予め記憶された複数の音色データＴＣＤｎ（ｎ＝
１，２，…）から音色データを選択する。以下、この選
択された音色データを「音色データＴＣＤ」という。

【００５５】図９は、ＲＯＭ４に記憶された複数の音色
データＴＣＤｎを説明するための図である。

【００５６】同図に示すように、音色に対応した音色デ
ータＴＣＤｎ（ｎ＝１，２，…）が複数個記憶され、各
音色データＴＣＤｎは同一構成を成している。以下、音
色データＴＣＤ１を例に挙げて、音色データＴＣＤ１を
構成する要素（データ）を詳細に説明する。

【００５７】音色データＴＣＤ１は、３種類の変換デー
タＤ１〜Ｄ３と、タッチのレベル変化を時系列的に表す
タッチカーブデータＤ４と、前述した図５のＬＦＯ４１
を制御するためのデータであるＬＦＯデータＤ５と、前
述した図１のリバーブ発生回路１５が付与する装飾音を
決定するリバーブデータＤ６、および、その他のデータ
Ｄ７から構成されている。そして、前記変換データＤ１
は、ノートコードＮＣＤからオートロードアドレスＡＬ
Ａを得るためのデータである。変換データＤ２は、前記
タッチデータＴＤに基づいて、前記デジタルフィルタ１
２のフィルタ係数を決定するフィルタデータを得るため
のデータである。変換データＤ３は、ノートコードＮＣ
Ｄに基づいて、前記Ｆナンバ発生器４２に供給するピッ
チデータを得るためのデータである。

【００５８】図８のフローチャートに戻り、ステップＳ
１３では、この音色データＴＣＤの変換データ（音色デ
ータＴＣＤ１では変換データＤ１に相当する）を用い
て、図２で説明した領域ＡＬＤｎ（ｎ＝１，２，…）の
内、前記ノートコードＮＣＤに対応する領域ＡＬＤｎの
先頭アドレス（同図中、ＡＬＡｎ（ｎ＝１，２，…）に
より示される）を決定し、ＲＡＭ５の領域ＡＬＡに格納
する。以下、この領域ＡＬＡに格納されたアドレスを
「オートロードアドレスＡＬＡ」という。

【００５９】続くステップＳ１４では、前記ノートコー
ドＮＣＤを、時分割チャンネルの内の空いているチャン
ネルに発音割り当てし、その割り当てられたチャンネル
番号をＲＡＭ５の領域ＡＳに格納する。以下、領域ＡＳ
に格納されたデータを「音源チャンネルＡＳ」という。
さらに、ステップＳ１５ではオートロードスタートフラ
グＡＬＳの値を判別し、フラグＡＬＳの値が“０”のと
きにはステップＳ１６に進み、音源チャンネルＡＳのス
タートアドレスＷＳＡに前記オートロードアドレスＡＬ
Ａを書き込む。

【００６０】即ち、図３において、データラッチ回路２
２に音源チャンネルＡＳをラッチさせた後に、デコード
回路２５からの出力ｗｐｘをハイレベルにするデータ
（以下、「データｗｐｘ］という）をアドレスラッチ回
路２１にラッチさせると、この出力ｗｐｘによりチャン
ネルラッチ回路３０に音源チャンネルＡＳがラッチされ
る。次に、スタートアドレスＷＳＡが格納されるレジス
タ（以下、「レジスタＷＳＡ」という）のアドレスをア
ドレスラッチ回路２１にラッチさせると同時にオートロ
ードアドレスＡＬＡをデータラッチ回路２２にラッチさ
せると、このときオートロード回路３３からの出力ｂｕ
ｓｙはロウレベルであるため、セレクタ２８，３１は、
それぞれデータラッチ回路２１，２２からの出力をレジ
スタ群Ｂ２に出力する。したがって、レジスタ群Ｂ２４
のレジスタＷＳＡにオートロードアドレスＡＬＡが書き
込まれる。

【００６１】次に、ステップＳ１７でオートロードを開
始させる。具体的には、アドレスラッチ回路２１にデー
タｗｐｘをラッチさせると同時にチャンネルラッチ回路
３０に最上位ビットが１となるデータをラッチさせる
と、ＡＮＤゲート３２からハイレベルが出力され、図６
で説明したようにオートロードが開始される。

【００６２】続くステップＳ１８では、前記フラグＡＬ
Ｓをセットするとともに前記音源チャンネルＡＳをＲＡ
Ｍ５の領域ＡＬＣＨに格納し、ステップＳ２０に進む。
以下、領域ＡＬＣＨに格納されたデータを「チャンネル
ＡＬＣＨ」という。

【００６３】一方、ステップＳ１５の判別において、フ
ラグＡＬＳが“１”のときにはステップＳ１９に進み、
ＦＩＦＯ（First In First Out）型のメモリ（待ちバッ
ファ）に前記音源チャンネルＡＳとオートロードアドレ
スＡＬＡとを格納した後に、ステップＳ２０に進む。即
ち、オートロード動作中（フラグＡＬＳ＝１）に次のオ
ートロードが指示された場合には、現在実行中のオート
ロード動作を完了してから次のオートロード動作を開始
しなければならないために、次のオートロードのための
情報（音源チャンネルＡＳとオートロードアドレスＡＬ
Ａ）を待ちバッファに格納するようにしている。

【００６４】ステップＳ２０では、音源チャンネルＡＳ
にその他の音色データ、即ち、前記ピッチデータ、ＬＦ
Ｏデータ、フィルタデータ、リバーブデータ等を送出
し、各データをレジスタ群Ａ２３の対応するレジスタに
書き込み、本サブルーチンを終了する。

【００６５】ここで書込みを行っているレジスタは、全
てレジスタ群Ａ２３に属するものであり、ステップＳ１
７でオートロードをスタートしてから書込みを行ってい
るため、オートロードによるレジスタ群Ｂ２４の書込み
と並列で書込みを行うことになり、レジスタの設定に要
する時間が大幅に短縮される。

【００６６】図７のフローチャートに戻り、ステップＳ
４では前記フラグＡＳＬの値を判別し、フラグＡＳＬの
値が“０”のときにはオートロードに関する処理は必要
ないのでステップＳ２に戻って、前記ステップＳ２およ
びステップＳ３の処理を繰り返す。一方、ステップＳ４
の判別で、フラグＡＳＬの値が“１”のときには音源に
オートロードを指示した状態であるのでステップＳ５に
進み、前記出力信号ｂｕｓｙがハイレベル（“１”）で
あるか否かを判別する。ステップＳ５の判別において、
出力信号ｂｕｓｙがハイレベルのときは、これは直前に
行ったオートロードスタートの指示に応じて音源が未だ
オートロード動作を継続中であることを示し、この場
合、ステップＳ２に戻って該オートロード動作が終了す
るまで待機する。一方、出力信号ｂｕｓｙがロウレベル
のときは、これは指示したオートロード動作を音源が完
了したことを意味しているので、前記ステップＳ１８で
格納されたチャンネルＡＬＣＨにノートオンを送出して
発音の開始を指示する。

【００６７】次に、ステップＳ７で前記待ちバッファに
格納されているデータがあるか否かを判別し、待ちバッ
ファにデータが格納されているときにはステップＳ８に
進み、次のオートロードの設定およびオートロードのス
タートを行う。このステップＳ８の処理は、具体的には
前述したステップＳ１６〜ステップＳ１８の処理と同じ
処理である。その後、ステップＳ２に戻り、以上説明し
た処理を繰り返す。

【００６８】一方、ステップＳ７の判別において、待ち
バッファが空のときにはステップＳ９で前記フラグＡＬ
Ｓをリセットした後に、ステップＳ２に戻る。

【００６９】図１０は、本実施例の音源１の動作を説明
するためのタイミングチャートであり、チャンネルｉに
おいてオートロード動作が行われた場合を示している。

【００７０】ステップＳ１７またはステップＳ８におい
て、ＣＰＵからオートロードスタート（ＳＳ←１）が指
示されると、まず、フラグ発生回路６１の出力信号ｂｕ
ｓｙがハイレベルになり、かつ、ゲート６７により遅延
回路６８の記憶値が“０”になる。そして、図３のチャ
ンネルラッチ回路３７にチャンネルｉがラッチされ、チ
ャンネルカウンタ２９によってチャンネルｉがカウント
されると、比較回路３８は信号ＥＱをハイレベルにす
る。この信号ＥＱにより、前述したタイミングで図６の
アドレスロード信号発生回路７０から信号ＳＰが出力さ
れると、図５のアドレスカウンタ４３にオートロードア
ドレスＡＬＡがロードされ、このアドレスＡＬＡを先頭
にして、補助カウンタ４７によって順次加算された４つ
のアドレスが波形メモリ１７に供給され、この４つのア
ドレスによりアドレス指定されたメモリ内容、即ち、４
個のオートロードデータが順次波形メモリ１７から読み
出され、図６のラッチ回路７３に出力される。このと
き、前述したように出力信号ｂｕｓｙはハイレベルであ
るので、ＡＮＤゲート６３の出力はハイレベルとなり、
タイミング発生回路６５は、信号ＡＬＣＴをハイレベル
にするとともにＯＲゲート７１に４個の送りパルスを出
力する。この送りパルスにより、図１０のタイミングチ
ャートに示されるように、４個のオートロードデータ
（１回目）が、チャンネルｉの動作時間内に、順次ラッ
チ回路７３〜７６にラッチされる。

【００７１】図１０において、「オートロードデータ」
に付与された番号“１”〜“８”は、ＲＯＭ４のオート
ロードアドレスＡＬＡを“１”としてそのデータが何ア
ドレス目に書かれているデータかを示し、「オートロー
ドアドレス」に付与された番号は、遅延回路６８の出力
するオードロード動作におけるレジスタ群Ｂ２４の書込
みアドレスの値を示している。

【００７２】次に、チャンネルｉ＋２のタイミングでフ
ラグ発生回路６４の出力がハイレベルになると、そのハ
イレベル出力が、遅延回路６８によって生成された所定
のタイミングで、半加算器６２により１ずつ加算され、
その加算結果が偶数のときに、読み出し制御回路６９に
より１個のパルスが送りパルス発生回路７２に出力され
る。これにより、図１０のタイミングチャートに示すよ
うに、ラッチ回路７３〜７６にラッチされたオートロー
ドデータが、セレクタ７７から順次レジスタ群Ｂ２４の
対応するレジスタに格納される。レジスタに格納される
制御動作は、前述したとおりである。

【００７３】さらに、本実施例では、８個のオートロー
ドデータが波形メモリ１７に記憶されているので、次の
時分割チャンネルｉで、残りの４個のオートロードデー
タが波形メモリ１７から読み出されて、対応する制御レ
ジスタに格納される。次の時分割チャンネルｉのときに
も、まだ前記信号ＡＬＣＴはハイレベルであるので、図
５のＦナンバ発生器４２から値“４”が出力され、アド
レスカウンタ４３で、先にロードされたオートロードア
ドレスＡＬＡに“４”が加算され、次に読み出されるべ
き波形メモリ１７のアドレスが指定される。以後、上述
した処理と同様の処理を行うことにより、図１０のタイ
ミングチャートに示すように、２回目のオートロードデ
ータがラッチ回路７３〜７６に格納された後に、レジス
タ群Ｂ２４の対応するレジスタに格納される。

【００７４】そして、図１０の「オートロードアドレ
ス」が“１５”となり、最後のデータをレジスタ群Ｂ２
４のアドレス“１５”に書き込む時点で、半加算器６２
はオーバーフローを発生（１５＋１→１６）し、フラグ
発生回路６１をリセットして出力信号ｂｕｓｙをロウレ
ベルにしてオートロード動作を終了する。

【００７５】以上のようにして、本実施例に依れば、時
分割チャンネルの１チャンネル動作時間内に、オートロ
ードデータが４個分読み出されて各パラメータに分離さ
れ、対応する各レジスタに格納されるので、オートロー
ドによる各パラメータの格納時間を短縮することができ
る。

【００７６】

【発明の効果】以上説明したように、本発明によれば、
複数時分割チャンネル動作で楽音を発生する波形メモリ
音源において、楽音波形を記憶するとともに、楽音信号
を生成するために必要な情報を記憶する波形メモリと、
前記情報を自動読み込みするべき時分割チャンネルと自
動読み込みされる情報の波形メモリ中の位置とを指示す
る指示手段と、該指示された時分割チャンネルの１チャ
ンネル動作時間内に、該指示された波形メモリ中の情報
の位置を複数回アクセスして、複数個の情報を読み出す
情報読み出し手段と、該読み出された複数個の情報を各
々対応する制御レジスタに分配する情報分配手段とを有
するので、オートロードに要する時間を短縮することが
でき、押鍵に対する発音の時間遅れを減少させることが
可能となる効果を奏する。

【００７７】好ましくは、前記情報読み出し手段は、情
報の読み出しを所定の速度で行い、読み出された情報を
バッファに格納し、前記情報分配手段は、前記バッファ
に格納された情報を前記所定の速度より遅い速度で、前
記対応する制御レジスタに分配するので、制御レジスタ
に分配するためのデータ転送速度を高速化する必要がな
くなり、回路構成を簡単化し、コストの増加を抑制する
ことができる。

【００７８】さらに、好ましくは、前記指示手段は、前
記自動読み込みされる情報の波形メモリ中の位置を、前
記制御レジスタの一部に格納されたデータを用いて指示
するので、自動読み込みされる情報の波形メモリ中の位
置を格納するレジスタを新たに設けなくてもよいため
に、レジスタの容量を減少させることができる。

【００７９】また、楽音波形を記憶するとともに、楽音
信号を生成するために必要な情報を記憶する波形メモリ
と、自動読み込みされる情報を格納する第１の制御レジ
スタと、自動読み込みされる情報以外の情報を格納する
第２の制御レジスタと、前記波形メモリに記憶された情
報を自動読み込みし、該情報を前記第１の制御レジスタ
に自動設定する自動読み込み手段と、前記第２の制御レ
ジスタに自動読み込みされる情報以外の情報を書き込む
書き込み手段とを有し、前記自動読み込み手段による情
報の自動読み込み動作中にも、前記書き込み手段により
第２の制御レジスタに情報を書き込み可能としたので、
第１の制御レジスタへの自動読み込み処理と第２の制御
レジスタへの書き込み処理を並行して行うことができ、
全情報のレジスタへの書き込みを高速化させることが可
能になる。

【図面の簡単な説明】

【図１】本発明に係る音源を有する電子楽器の一実施例
の概略構成を示すブロック図である。

【図２】図１の波形メモリ１７のメモリマップの一例を
示す図である。

【図３】図１の音源Ｉ／Ｏ１０の詳細な構成を示すブロ
ック図である。

【図４】制御レジスタ群のメモリマップを示す図であ

【図５】図１の波形発生部１１の詳細な構成を示すブロ
ック図である。

【図６】図２のオートロード回路３３の詳細な構成を示
すブロック図である。

【図７】図１のＣＰＵ３が実行するメインルーチンの処
理手順を示すフローチャートである。

【図８】ステップＳ２の鍵処理の一部であるキーオンイ
ベント処理のサブルーチンの手順を示すフローチャート
である。

【図９】ＲＯＭ４に記憶された複数の音色データＴＣＤ
ｎを説明するための図である。

【図１０】本実施例の音源１の動作を説明するためのタ
イミングチャートである。

【符号の説明】

１０ 音源Ｉ／Ｏ（指示手段，情報分配手段，自動読み
込み手段，書き込み手段） １１ 波形発生部（情報読み出し手段） １７ 波形メモリ ２３ レジスタ群Ａ（第２の制御レジスタ） ２４ レジスタ群Ｂ（第１の制御レジスタ）

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 複数時分割チャンネル動作で楽音を発生
   する波形メモリ音源において、 楽音波形を記憶するとともに、楽音信号を生成するため
   に必要な情報を記憶する波形メモリと、 前記情報を自動読み込みするべき時分割チャンネルと該
   自動読み込みされる情報の波形メモリ中の位置とを指示
   する指示手段と、 該指示された時分割チャンネルの１チャンネル動作時間
   内に、該指示された波形メモリ中の情報の位置を複数回
   アクセスして、複数個の情報を読み出す情報読み出し手
   段と、 該読み出された複数個の情報を各々対応する制御レジス
   タに分配する情報分配手段とを有することを特徴とする
   波形メモリ音源。
2. 【請求項２】 前記情報読み出し手段は、情報の読み出
   しを所定の速度で行い、読み出された情報をバッファに
   格納し、前記情報分配手段は、前記バッファに格納され
   た情報を前記所定の速度より遅い速度で、前記対応する
   制御レジスタに分配することを特徴とする請求項１記載
   の波形メモリ音源。
3. 【請求項３】 前記指示手段は、前記自動読み込みされ
   る情報の波形メモリ中の位置を、前記制御レジスタの一
   部に格納されたデータを用いて指示することを特徴とす
   る請求項１記載の波形メモリ音源。
4. 【請求項４】 楽音波形を記憶するとともに、楽音信号
   を生成するために必要な情報を記憶する波形メモリと、 自動読み込みされる情報を格納する第１の制御レジスタ
   と、 自動読み込みされる情報以外の情報を格納する第２の制
   御レジスタと、 前記波形メモリに記憶された情報を自動読み込みし、該
   情報を前記第１の制御レジスタに自動設定する自動読み
   込み手段と、 前記第２の制御レジスタに自動読み込みされる情報以外
   の情報を書き込む書き込み手段とを有し、 前記自動読み込み手段による情報の自動読み込み動作中
   にも、前記書き込み手段により第２の制御レジスタに情
   報を書き込み可能としたことを特徴とする波形メモリ音
   源。