JP3344988B2 - 楽音生成装置及び楽音生成方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、楽音を生成する楽
音生成装置及び楽音生成方法に関する。

【０００２】

【従来技術】従来、複数の楽音を同時に生成させるに
は、生成する楽音を時分割に形成されたチャンネルに割
り当てて出力させていた。

【０００３】

【発明が解決しようとする課題】本発明の目的は、チャ
ンネル割り当てされた楽音を円滑に生成することにあ
る。

【０００４】

【課題を解決するための手段】上記目的を達成するた
め、各チャンネルの時分割された１つの時間内をさらに
切り換え、１つのチャンネルに係る複数種類の楽音デー
タそれぞれを各種類に分けて、この分けられた楽音デー
タを対応する楽音生成部に当該切り換え時間ごとにそれ
ぞれ送出するようにした。

【０００５】

【発明の実施の形態】《全体回路》図１及び図２は、本
発明の全体回路図を示すもので、キーボード１の各キー
及び音色スイッチ２の各スイッチは、キーアサイナ回路
３０によって走査され、操作キーに応じた音高で、操作
音色スイッチに応じた音色の楽音が１６チャンネルの楽
音生成系の空チャンネルに割り当てられる。このチャン
ネル割り当て内容は、アサインメントメモリ回路３２に
記憶される。

【０００６】ＲＯＭ２０には、楽音信号を生成するため
の処理プログラムと、波形及びエンベロープに関する音
色データと、波形データＲＤそのものが記憶されてお
り、ＲＯＭアドレス制御回路３１によって読出アドレス
が制御され、処理プログラム又は音色データの読み出し
と、波形データＲＤの読み出しとが切り換えられる。

【０００７】ＲＯＭ２０より読み出された処理プログラ
ムは、キーアサイナ回路３０の後述するＣＰＵ３００に
送られて各種処理が実行され、また同じくＲＯＭ２０よ
り読み出された波形やエンベロープに関する音色データ
は、アサインメントメモリ回路３２の空チャンネルに応
じたエリアに書き込まれ、さらに同じくＲＯＭ２０より
読み出された波形データＲＤそのものは波形データ伸長
補間回路５０へと送られる。アサインメントメモリ回路
３２には、キーボード１の操作キーに応じた周波数ナン
バスピードデータＦＳも空チャンネルに応じたエリアに
書き込まれる。

【０００８】この周波数ナンバスピードデータＦＳは、
周波数ナンバ累算器４０で各チャンネルごとに順次累算
され、ＲＯＭアドレス制御回路３１を介してＲＯＭ２０
に読出アドレスデータとして与えられ、波形データＲＤ
が周波数ナンバスピードデータＦＳに応じた速度、すな
わち音高に応じた速度で読み出され、波形データ伸長補
間回路５０に入力される。読み出される波形データＲＤ
はＲＯＭ２０内に多数記憶されており、これらの選択は
アサインメントメモリ回路３２より読み出されるバンク
データによって行われる。

【０００９】上記波形データ伸長補間回路５０では、デ
ータ圧縮された状態でＲＯＭ２０より読み出されてきた
差分データが伸長されるとともに、各波形データＲＤの
サンプルポイント地点の間の補間地点も求められて乗算
回路７０に送られる。この補間は周波数ナンバ累算器４
０からの周波数ナンバ累算値ＦＡの一部を使って行われ
る。

【００１０】また、アサインメントメモリ回路３２から
のエンベロープに関するデータは、エンベロープ発生器
６０へ送られてエンベロープ波形が生成され、上記乗算
回路７０へ送られる。乗算回路７０では、上記伸長補間
波形データＩＰの各サンプル値とエンベロープ波形の各
サンプル値ＥＡとが乗算され、シフト回路８０でデータ
シフトが行われて、系列累算回路９０で系列ごとに累算
され、Ｄ−Ａ変換器１００を介してサウンドシステム１
１０より放音出力される。

【００１１】上記エンベロープ発生器６０より、アサイ
ンメントメモリ回路３２には、エンベロープ波形の現在
のフェーズ値ＰＨが送られ、次の新しいフェーズに関す
るエンベロープデータを出力するように働きかける。ま
たエンベロープ発生器６０より、周波数ナンバ累算器４
０には、キーオンのタイミングでオンイベント信号が送
られ、周波数ナンバスピードデータＦＳの累算が開始さ
れる。さらにエンベロープ発生器６０より、波形データ
伸長補間回路５０にはデータ長信号Ｄ８１６が送られ、
波形データＲＤの補間を行うか、行わないかの選択が行
われる。

【００１２】データ長信号Ｄ８１６は、波形データＲＤ
が８ビットのサンプル値２つよりなるか、１０ビットの
サンプル値と６ビットの差分データよりなるかの区別を
示すもので、１０ビットのサンプル値と６ビットの差分
データが読み出されたとき、波形データＲＤの補間が行
われる。

【００１３】上記シフト回路８０は、乗算後の楽音デー
タをエンベロープ累算値ＥＡの上位ビットであるエンベ
ロープパワーデータＥＡ１２〜１５の大きさに応じてシ
フトダウンし、ディケイ、リリースの減衰時の立下りを
エクスポーネンシャルな特性にして、自然音に近づける
ためのものである。

【００１４】また上記Ｄ−Ａ変換器１００には、４つの
楽音生成系が時分割により形成されており、系列累算回
路９０において、アサインメントメモリ回路３２からの
系列データＧＲに応じて、いずれの生成系に楽音データ
を送り込むかが決定される。

【００１５】この系列累算回路９０には、周波数ナンバ
累算器４０から、波形折返し信号ＦＤＵも与えられてお
り、この波形折返し信号ＦＤＵは波形データの一波形の
うち前半の半波形の生成が終わって、後半の半波形の生
成にはいるときハイレベルとなり、これにより系列累算
回路９０では、楽音データをプラスマイナス反転した値
とされる。

【００１６】また、系列累算回路９０には、キーアサイ
ナ回路３０より、Ｄ−Ａゲート信号も与えられており、
Ｄ−Ａ変換器１００への楽音データ出力コントロールが
行われる。

【００１７】システムクロック発生器１０から、図１の
各回路３０、４０、５０、６０、９０には、図３に示す
ようなクロック信号等が与えられており、各回路のタイ
ミングコントロールが行われる。

【００１８】《ＲＯＭ２０》図４はＲＯＭ２０の記憶内
容を示すもので、このＲＯＭ２０には楽音信号を生成す
るため処理プログラムと、波形及びエンベロープの内容
を選択決定するための音色データと、波形の各サンプル
値よりなる波形データＲＤとが記憶されている。音色デ
ータの記憶エリアは処理プログラムの記憶エリアより、
後述するＭＭＵアドレスデータ分だけずれた位置にあ
る。音色データは、バンクデータ、データ長信号データ
Ｄ８１６、系列データＧＲ、イニシャル周波数ナンバデ
ータ、ループトップデータ、ループエンドデータ、エン
ベロープデータよりなり、エンベロープデータは、さら
にフェーズレベルデータＰＬ、エンベロープ加減信号デ
ータＥＤＵ、シンアウトデータＴＨ、エンベロープスピ
ードデータＥＳよりなっている。

【００１９】バンクデータは、複数の波形データＲＤの
うちの１つを選択指定するためのもので、１つのチャン
ネルに割り当てられる１つの音色につき、（Ａ）（Ｂ）
２つの波形が選択され、データ長信号Ｄ８１６は、上述
したように波形データＲＤが８ビットのサンプル値２つ
よりなるか、１０ビットのサンプル値と６ビットの差分
データよりなるかの区別を示すもので、系列データＧＲ
０、１も上述したように、上記乗算後の楽音データＳＴ
を４つのいずれの楽音生成系に割り当てるかを示すもの
である。

【００２０】イニシャル周波数ナンバデータは、図９に
示すように、周波数ナンバスピードデータＦＳを順次累
算して波形データＲＤを読み出していくにあたってのス
タート時点の周波数ナンバ累算値を示し、ループエンド
データは、周波数ナンバスピードデータＦＳの累算を加
算方向から減算方向へ折り返す地点の周波数ナンバ累算
値ＦＡを示し、ループトップデータは、周波数ナンバス
ピードデータＦＳの累算方向を減算方向から加算方向へ
折り返す地点の周波数ナンバ累算値ＦＡを示し、図９に
示すようにループトップとループエンドとの間で周波数
ナンバ累算値ＦＡをループ変化させることにより、半波
形分の波形データを連続した波形の状態で読み出して行
くことができる。

【００２１】なお図９の波形折返し信号ＦＤＵは、周波
数ナンバ累算値ＦＡの最上位ビットデータであり、波形
データの一波長のうち前半の半波長の生成が終わって、
後半の半波長の生成にはいるときハイレベルとなるもの
であって、この信号ＦＤＵに基づいて周波数ナンバ累算
値ＦＡの加減演算切換と、波形データ（楽音データ）の
サンプル値（振幅値）のプラスマイナス切換が行われ
る。

【００２２】エンベロープデータの中のエンベロープレ
ベルデータＥＬは、エンベロープ波形のアック、ディケ
イ、サスティン、リリースの最終地点におけるエンベロ
ープ累算値を示し、エンベロープ加減信号データＥＤＵ
は、エンベロープ累算値ＥＡを加算していくのか、減算
していくのかを示すものである。またエンベロープデー
タのエンベロープスピードデータＥＳは、エンベロープ
累算値ＥＡの加減速度を示すデータで、この値が大きい
ほどエンベロープ波形の傾きが大きくなる。エンベロー
プスピードデータＥＳとエンベロープレベルデータＥＬ
とは、キーボード１のキーの押鍵速度、又は押鍵圧力に
応じたキータッチデータに応じて決定される。

【００２３】エンベロープの中のシンアウトデータＴＨ
は、エンベロープ累算値ＥＡの累算システムへのエンベ
ロープ累算値ＥＡの取り入れラッチの間引き率を示すデ
ータであり、本来のエンベロープ累算値ＥＡの取り入れ
ラッチは、繰り返し行われる全チャンネル分のタイムス
ロットに１回行なわれる。このデータが「１１」のとき
間引きはなく、「１０」のとき４回に１回取り入れ、
「０１」のとき１６回に１回取り入れ、「００」のとき
６４回に１回取り入れる。０、１は２値論理レベルのｌ
ｏｗ状態、ｈｉｇｈ状態を示すものである。

【００２４】このシンアウト（取り入れラッチ間引き）
により、同じエンベロープスピードデータでもエンベロ
ープのスピードを等倍、４倍、１６倍、６４倍に変化さ
せることができる。このシンアウトデータＴＨもキーボ
ード１のキーの押鍵速度、又は押鍵圧力に応じたキータ
ッチデータに応じて変化させても良い。

【００２５】このようにＲＯＭ２０には、楽音を生成放
音するための処理プログラムと、楽音の内容を表わす楽
音データとが記憶されているので、プログラムとデータ
を記憶するメモリが１つで済み、その分回路構成を簡易
なものとすることができる。

【００２６】《キーアサイナ回路３０》図５は、キーア
サイナ回路３０を示すもので、ＣＰＵ３００は与えられ
るマスタクロック信号φ（ＣＫ２）が、ハイレベルのと
きのみ動作可能なもので、図３下方に示すように、ＣＰ
Ｕ３００のデータバスライン及びアドレスバスラインに
は、マスタクロック信号ＣＫ２がハイレベル「１」のと
き、ＣＰＵ３００に関するデータが流れ、ローレベル
「０」のとき、ＣＰＵ３００に無関係なデータが流れ
る。

【００２７】《ＲＯＭアドレス制御回路３１》このＣＰ
Ｕ３００からのＲＯＭ２０や各種メモリのアクセス用の
アドレスデータＣＡ０〜１５は１６ビットデータである
が、最下位ビットを除く下位１１ビットＣＡ１〜１１は
セレクタ３１３に与えられる。また、上位４ビットＣＡ
１２〜１５は上位に「００００」の４ビットデータが付
加されて、セレクタ３１２のＢ入力を通して上記下位１
１ビットＣＡ１〜１１とともに１９ビットのアドレスデ
ータとしてセレクタ３１３を介してＲＯＭ２０に与えら
れ、主に処理プログラムの読み出しが行われる。

【００２８】またＣＰＵ３００が処理プログラム以外の
音色データやその他データを読み出す時には、ＣＰＵ３
００より８ビットのＭＭＵアドレスデータがデータバス
ラインを通じて出力され、これがＭＭＵラッチ３１０を
介して上記セレクタ３１２を通じ、上述の下位１１ビッ
トＣＡ１〜１１に付加されて、セレクタ３１３を介しＲ
ＯＭ２０に与えられる。

【００２９】このアドレスデータの切り換え状態を示し
たのが、図６であり、ＲＯＭ２０のアドレスデータは１
９ビットであるにもかかわらず、ＣＰＵ３００のアドレ
スデータは１６ビットであるため、「００００」の付加
や、ＭＭＵアドレスデータの付加が行われる。

【００３０】こうして、ＭＭＵアドレスを付加するか、
「００００」を付加するかで、プログラムの読み出しと
音色データの読み出しが簡単に切り換えられる。またＣ
ＰＵ３００の読出アドレスデータがＲＯＭ２０の読出ア
ドレスデータより少ないビット数でも、ＲＯＭ２０の全
領域の読み出しを行うことができる。

【００３１】上記上位４ビットデータＣＡ１２〜１５は
コンパレータ３１１にも与えられており、このコンパレ
ータ３１１には４ビットのｆ（ｘ）データも与えられて
おり、両データが一致しない時、「００００」と上位４
ビットアドレスデータＣＡ１２〜１５の方が選択され
る。また両データが一致した時、一致信号がコンパレー
タ３１１から上記セレクタ３１２に与えられて、ＭＭＵ
ラッチ３１０の方が選択される。従って上位４ビットの
アドレスデータＣＡ１２〜１５がｆ（ｘ）データに一致
していない時に、ＣＰＵ３００の処理プログラム等の読
み出しが行われ、一致した時は音色データ等が読み出さ
れる。このｆ（ｘ）データはＣＰＵ３００によって選択
設定してもよいし、予め固定された値でもよい。

【００３２】上記セレクタ３１３には、後述するアサイ
ンメントメモリ３２０よりＣＰＵ３００によって読み出
されたバンクデータと周波数ナンバ累算器４０からの周
波数ナンバ累算値ＦＡ１２〜２６も与えられ、このセレ
クタ３１３を介してＲＯＭ２０に与えられ、対応するバ
ンクの波形データＲＤが読み出される。セレクタ３１３
における、データセレクト切換は、上記システムクロッ
ク発生器１０からのクロック信号ＣＫ２によって行わ
れ、図３下方に示すように、処理プログラムの読み出し
と波形データＲＤのサンプル値との読み出しが切り換え
られる。このうち、処理プログラムの読み出しのタイミ
ングにおいては、上記ｆ（ｘ）データに基づいて、処理
プログラムの読み出しと音色データの読み出しが切り換
えられる。そして、これらの読出処理が１６チャンネル
分繰返し行われて行く。

【００３３】ＲＯＭ２０より読み出されるデータのう
ち、波形データＲＤはそのまま波形データ伸長補間回路
５０へ送られ、処理プログラムや音色データは、８ビッ
トデータずつに２分割され、セレクタ３１４を介してＣ
ＰＵ３００に送られたり、ゲートバッファ３２３を介し
てアサインメントメモリ３２０に送られたりする。セレ
クタ３１４における、データセレクト切換は、上記ＣＰ
Ｕ３００からのアドレスデータＣＡの最下位ビットＣＡ
０に基づいて行われる。

【００３４】これにより、ＣＰＵ３００の処理速度に追
随してＲＯＭ２０からのデータ取り込みが行われる。ま
た、ＣＰＵ３００のデータバスラインのビット数に対し
ＲＯＭ２０からの読み出しデータのビット数が多くて
も、スムーズにデータ処理を行うことができる。

【００３５】《アサインメントメモリ回路３２》図７
は、アサインメントメモリ回路３２のアサインメントメ
モリ３２０の記憶内容を示すもので、アサインメントメ
モリ３２０は、１６チャンネル分の音色データのメモリ
エリアが形成されており、各チャンネルエリアにＲＯＭ
２０からの音色データがセットされる。この場合、セッ
トされる音色データのうちエンベロープデータはＥＧ０
〜１５の各エンベロープグループエリアにセットされ、
それ以外のデータはＣＨ０〜１５の各チャンネルエリア
に分けてセットされる。

【００３６】ＣＨ０〜１５にセットされるデータは、バ
ンクデータ（Ａ）（Ｂ）、エンベロープグループデータ
（Ａ）（Ｂ）、周波数ナンバスピードデータＦＳ、キー
オン信号データ、データ長信号データＤ８１６、系列デ
ータＧＲ、イニシャル周波数ナンバデータ、ループトッ
プデータ、ループエンドデータよりなっており、このう
ち周波数ナンバスピードデータＦＳ、キーオン信号デー
タ、エンベロープグループデータ（Ａ）（Ｂ）以外のデ
ータについては、ＲＯＭ２０の記憶内容のところで説明
したとおりである。

【００３７】周波数ナンバスピードデータＦＳは、キー
ボード１の操作キーの音高に応じたデータで波形データ
ＲＤの読出アドレスデータの累算ステップ値として用い
られる。キーオン信号データは、現在キーオン中である
ことを示すデータで、キーオンで「１」、キーオフで
「０」となる。エンベロープグループデータ（Ａ）
（Ｂ）は、当該チャンネルエリアの音色に応じたエンベ
ロープデータの記憶されているエンベロープグループエ
リアＥＧ０〜１５のアドレスを示すデータであり、１つ
のチャンネルに割り当てられる音色は２つの楽音よりな
るものであるため、（Ａ）（Ｂ）と２つ存在することに
なる。これに応じて、波形データＲＤも２つ存在するた
め、バンクデータも（Ａ）（Ｂ）２つの存在することに
なる。ＥＧ０〜１５にセットされるエンベロープデータ
についても上述ＲＯＭ２０の記憶内容の説明のところで
説明したとおりである。

【００３８】このアサインメントメモリ３２０より読み
出されたデータはＡＭ（アサインメントメモリ）バスを
介して周波数ナンバ累算器４０やエンベロープ発生器６
０等へ送出されたり、ゲートバッファ３２２を介してＣ
ＰＵ３００に与えられる。また４ビットのエンベロープ
グループデータ（Ａ）（Ｂ）については、ラッチ３２４
を介し、エンベロープ発生器６０からのフェーズデータ
ＰＡが２ビット下位に付加され、「１」が１ビット上位
に付加されて計７ビットとなり、セレクタ３２１を介
し、再びアサインメントメモリ３２０に与えられ、対応
するエンベロープのエンベロープレベルデータＥＬ、シ
ンアウトデータＴＨ、エンベロープスピードデータＥＳ
等が読み出されてエンベロープ発生器６０に送られる。
このセレクタ３２１を介してシステムクロック発生器１
０からのクロック信号ＣＫの集合である読出アドレスデ
ータもアサインメントメモリ３２０に与えられるほか、
ＣＰＵ３００からのアクセスアドレスデータも与えられ
る。

【００３９】これらのアドレスデータの切換状態を示し
たのが図３最下段のタイムチャートであり、クロック信
号群ＣＫに基づいたバンクデータ（Ａ）（Ｂ）とエンベ
ロープグループデータ（Ａ）（Ｂ）、これに続いて周波
数ナンバスピードデータＦＳの読み出しの後、上記エン
ベロープグループデータ（Ａ）とフェーズデータＰＡに
基づいたエンベロープスピードデータ（Ａ）ＥＳとエン
ベロープレベルデータ（Ａ）ＥＬの読み出しが行われ、
この後ＣＰＵ３００のアクセスが行われる。

【００４０】そして同じくクロック信号群ＣＫに基づい
たイニシャル周波数ナンバ、キーオン、データ長信号デ
ータＤ８１６、系列データＧＲの各データと、これに続
いてループトップデータ、ループエンドデータとが読み
出され、上記エンベロープグループデータ（Ｂ）とフェ
ーズデータＰＡに基づいたエンベロープスピードデータ
（Ｂ）ＥＳとエンベロープレベルデータ（Ｂ）ＥＬの読
み出しが行われ、この後ＣＰＵ３００のアクセスが行わ
れる。そしてこれらのアクセス処理が１６チャンネル分
繰り返し行われていく。

【００４１】この場合、読出アドレスデータとして用い
られるクロック信号群ＣＫは図３のＣＫ１〜ＣＫなどが
用いられる。セレクタ３２１における各アドレスデータ
のセレクトはシステムクロック発生器１０からのクロッ
ク信号ＣＫ１、ＣＫ２に基づいて行われ、「００」「０
１」のタイミングで、クロック信号群ＣＫが選択され、
「１０」でラッチ３２４からのエンベロープグループデ
ータとフェーズデータＰＡが選択され、「１１」でＣＰ
Ｕ３００からのアドレスデータが選択される。

【００４２】ＲＡＭ３０１には、各種中間処理データが
メモリされ、タイマ３０２は、ＣＰＵ３００が設定した
周期でインタラプト信号をＣＰＵ３００に与え、リセッ
ト回路３０３は電源投入時にＣＰＵ３００とアウトプッ
トラッチ３０４にリセットをかけるものである。アウト
プットラッチ３０４、３０６には音色スイッチ２、キー
ボード１のサンプリングアドレスが一時セットされ、イ
ンプットバッファ３０５、３０７には、そのサンプリン
グ結果が入力される。上記アウトプットラッチ３０４の
サンプリングデータのうち１ビットのみ上記Ｄ−Ａ変換
器１００のゲート信号として用いられる。

【００４３】《周波数ナンバ累算器４０》図８は、周波
数ナンバ累算器４０を示すもので、上記アサインメント
メモリ回路３２からの周波数ナンバスピードデータＦＳ
は、ラッチ４０４を介し、イクスクルシブオアゲート群
４０５を介して、アダー４０７で、それまでの周波数ナ
ンバ累算値ＦＡに累算され、上位８ビットＦＡ１９〜２
６はセレクタ４１３を介し、下位１９ビットＦＡ０〜１
８はイクスクルシブオアゲート群４１４を介し、ラッチ
群４１５、セレクタ４１６を介して、上記周波数ナンバ
累算値ＦＡとして再びアダー４０７に与えられる。

【００４４】これにより、周波数ナンバ累算値ＦＡが周
波数ナンバスピードデータＦＳの大きさに応じた速度で
累算され、この累算値ＦＡはラッチ４１８を介し、上位
の整数部分にあたる１５ビットＦＡ１２〜２６が上記Ｒ
ＯＭアドレス制御回路３１に送られ、波形データＲＤの
読み出しが行われる。また小数部分の上位３ビットＦＡ
９〜１１と最上位ビットの波形折返し信号ＦＤＵは、上
記波形データ伸長補間回路５０へ送られて、波形データ
ＲＤのサンプル値の伸長と補間に用いられる。

【００４５】このような周波数ナンバ累算値ＦＡの内容
を示したのが図１０であり、周波数ナンバ累算値ＦＡは
全部で２８ビットのデータであり、最上位ビットは波形
折返し信号ＦＤＵで、次の８ビットＦＡ１９〜２６はコ
ンパレートビットで、後述するループエンド、ループト
ップに到達したか否かの対比に用いられ、さらに次の７
ビットＦＡ１２〜１８が整数部分、最後の１２ビットＦ
Ａ０〜１１が小数部分となっている。

【００４６】このような周波数ナンバスピードデータＦ
Ｓは、ＣＨ０〜１５の１６チャンネル分、周波数ナンバ
累算器４０で累算され、各チャンネルの周波数ナンバ累
算値ＦＡは上記ラッチ群４１５にメモリされている。こ
のラッチ群４１５は３２個のラッチよりなり、（Ａ）
（Ｂ）２つの楽音成分につき、同じ読み出しアドレス
（同じ周波数ナンバ累算値ＦＡ１２〜ＦＡ２６）が使わ
れる。音色の違いは上記バンクデータ（Ａ）（Ｂ）の違
いに基づいている。

【００４７】また、アサインメントメモリ回路３２から
の８ビットイニシャル周波数ナンバは、ラッチ４０６を
介しセレクタ４１６にて、上位に１ビットの「０」下位
に１９ビットの「００…０」が付加されて、周波数ナン
バ累算値ＦＡと同じ２８ビットデータとしてセレクトさ
れる。このセレクタ４１６におけるセレクト信号は、エ
ンベロープ発生器６０からのキーオンタイミングに出力
されるオンイベント信号が用いられ、図９に示すよう
に、キーオンタイミングから、このイニシャル周波数ナ
ンバに対し、順次周波数ナンバスピードデータＦＳが累
算されていく。

【００４８】さらに、アサインメントメモリ回路３２か
らのループエンドデータ、ループトップデータは、ラッ
チ４０２を介し、セレクタ４０３でループエンド、ルー
プトップいずれかが選択され、コンパレータ４０９に与
えられるとともに、セレクタ４１３にも与えられる。コ
ンパレータ４０９では、周波数ナンバ累算値ＦＡの上位
８ビットコンパレートビットＦＡ１９〜２６との比較が
行われ、周波数ナンバ累算値ＦＡがループエンドとルー
プトップの間の範囲を越えたとき、セレクタ４１０より
オーバラン信号ＦＣＰが出力され、オアゲート４１１を
介し、上記イクスクルシブオアゲート群４１４及びセレ
クタ４１３に与えられ、ループエンドデータ又はループ
トップデータが周波数ナンバ累算値ＦＡの上位のコンパ
レートビットＦＡ１９〜２６に代わって、新たなデータ
として取り込まれる。

【００４９】このとき、イクスクルシブオアゲート群４
１４では、それまでの周波数ナンバ累算値ＦＡの整数部
分及び小数部分の値がプラスマイナス反転されるが、こ
れは波形データＲＤの読出方向をループエンド又はルー
プトップで反転させるにあたって、それまでの周波数ナ
ンバ累算値ＦＡの端数をプラスマイナス反転した状態で
そのまま使い、波形データＲＤの反転読み出しに整合性
をもたせるためのものである。

【００５０】上記オーバラン信号ＦＣＰは、イクスクル
シブオアゲート４１２にも与えられて、周波数ナンバ累
算値ＦＡの最上位ビットである波形折返し信号ＦＤＵを
反転させ、これによりイクスクルシブオアゲート群４０
５における周波数ナンバスピードデータＦＳの値がプラ
スマイナス反転され、アダー４０７における周波数ナン
バ累算値ＦＡの累算方向が加減切り換えされる。このよ
うな周波数ナンバスピードデータＦＳの加減切換による
半波形ごとのループ再生の状態を示したのが図９であ
る。

【００５１】上記波形折返し信号ＦＤＵは、セレクタ４
０３、４１０にセレクト信号として与えられ、周波数ナ
ンバスピードデータＦＳの加算時にはループエンドデー
タとＡ＜Ｂ検出信号の方が選択され、減算時にはループ
トップデータとＡ＞Ｂ検出信号の方が選択される。また
波形折返し信号ＦＤＵは、アダー４０７のＣｉｎ端子に
も入力され、周波数ナンバスピードデータＦＳの減算時
に周波数ナンバ累算値ＦＡの＋１処理が行われるほか、
イクスクルシブオアゲート４０８にも与えられる。この
イクスクルシブオアゲート４０８には、アダー４０７の
Ｃｏｕｔ端子からの出力信号も与えられており、周波数
ナンバ累算値ＦＡがオーバーフロー又はアンダーフロー
したことが検出され、これも上記オーバラン信号ＦＣＰ
として出力される。

【００５２】さらに、アサインメントメモリ回路３２か
らのバンクデータ（Ａ）（Ｂ）は、ラッチ４００を介し
て、セレクタ４０１で（Ａ）、（Ｂ）いずれか一方のバ
ンクデータが選択され、ラッチ４１７を介して、上述周
波数ナンバ累算値ＦＡの整数部分とコンパレートビット
とともにＲＯＭアドレス制御回路３１へ送られ、波形デ
ータＲＤの読み出しが行われる。

【００５３】これにより、１つのチャンネルに割り当て
られる２つの楽音成分（Ａ）（Ｂ）は、バンクデータは
異なっているものの、共通の周波数ナンバ累算値ＦＡが
用いられ、楽音生成処理のタイミング同期がとられる。

【００５４】上記セレクタ４０１のセレクト信号には、
システムクロック発生器１０からのクロック信号ＣＫ３
が用いられ、このクロック信号ＣＫ３の前半で（Ａ）に
ついての楽音生成処理が行われ、後半で（Ｂ）について
の楽音生成処理が行われることになる。システムクロッ
ク発生器１０からのクロック信号群ＣＫは、上記ラッチ
４００、４０２、４０４、４０６、４１５、４１７、４
１８にもラッチ信号として与えられ、チャンネル周期及
びタイミング同期がとられる。

【００５５】《波形データ伸長補間回路５０》図１１
は、波形データ伸長補間回路５０を示すもので、ゲート
５００〜５１０とセレクタ５１１〜５１３で図１５に示
すような波形データＲＤの中の差分データの伸長が行わ
れ、ゲート５１４〜５１７とゲート群５１８、５１９、
アダー５２０、セレクタ５２１で図１３に示すような波
形データＲＤの各サンプル値Ｒ0、Ｒ1 、Ｒ2 、Ｒ3 …
の補間が行われ、ゲート群５２４、５２２、ゲート５２
６、セレクタ５２５、アダー５２７で波形データＲＤが
１０ビットのサンプル値と６ビットの差分データのとき
補間し（Ｄ８１６＝０）、８ビットのサンプル値２つの
とき補間しない（Ｄ８１６＝１）制御が行われる。

【００５６】《波形データ伸長補間回路５０のデータ処
理の概要》図１４は、ＲＯＭ２０より読み出された波形
データＲＤのデータ構成を示すもので、データ長信号Ｄ
８１６がローレベルで１０ビットのサンプル値と６ビッ
トの差分データからなるときは、上位１０ビットＲＤ６
〜１５はサンプル値で、ＲＤ５は差分符号データ、ＲＤ
２〜４は差分パワーデータ、ＲＤ０、１は差分マンティ
ッサデータとなっている。差分データＲＤ０〜４は圧縮
状態で記憶されており、伸長すると図１５に示すような
１０ビットの伸長差分データＩＥ０〜８、ＩＥＳとな
る。

【００５７】すなわち差分パワーデータＲＤ２〜４は、
差分値の何ビット目にはじめて「１」があるかを示すデ
ータであり、差分マンティッサデータＲＤ０、１は、こ
の「１」に続く２ビット分のデータそのものを示してい
る。このように、図１５上段のデータは伸長差分データ
を加算するときのものであるが、下段のデータは減算す
るときのものである。この場合には、差分パワーデータ
ＲＤ２〜４は、差分値の何ビット目まで「１」が続くか
を示すデータであり、これに続く変換差分マンティッサ
データＲＧ０〜２は、差分マンティッサデータＲＤ０、
１を図１５下方の論理式で変換したもので、この変換内
容は図１６に示すとおりであり、プラスマイナス反転し
た値に変換される。

【００５８】このような伸長差分データＩＥ０〜８、Ｉ
ＥＳは、図１３に大丸で示す波形データＲＤの各サンプ
ル値の間の差の１／２であり、各サンプル値と×印で示
す仮想値との差を示すことになる。図１３の仮想値は補
間値と重なって×印に○印が重なった状態となってい
る。

【００５９】波形データＲＤの各サンプル値Ｒ0 、Ｒ1
、Ｒ2 …は、周波数ナンバ累算値ＦＡの小数が１／２
のときにおけるものであるため、図１２（２）と図１３
の×印でつながる波形を実現するためには、サンプル値
Ｇ0 、Ｇ1 、Ｇ2 …の各×印地点の中間点のサンプル値
をメモリすればよいことになる。この中間点のサンプル
値は、Ｒ0 ＝（Ｇ0 ＋Ｇ1 ）／２、Ｒ1 ＝（Ｇ1 ＋Ｇ2
）／２、Ｒ2 ＝（Ｇ2 ＋Ｇ3 ）／２…となる。

【００６０】このように、×印のサンプル値ではなく、
×印の中間点のサンプル値を記憶することにより、図１
３と図１２（２）に示すように、周波数ナンバ累算値Ｆ
Ａが「００…０」のスタート地点で波形データレベルを
正確に「０」にすることができる。すなわち、ＲＯＭ２
０の波形データＲＤのメモリエリアの先頭番地には、通
常第１ステップ目の「０」レベルでない波形データＲＤ
がメモリされているが、周波数ナンバ累算値ＦＡが「０
０…０」のとき、この第１ステップを読み出してしまわ
ないような処理が行われなくとも、上記中間点のサンプ
ル値を記憶することにより自動的に位相合わせができ、
図１２（１）のような位相のずれを生じてしまうことが
なくなる。

【００６１】また、×印の中間点とこの中間点の前後の
補間点との差分データは前後同じとなり、この結果、記
憶すべき差分データは本来の差分データの１／２で済む
ことになる。従って、通常波形データＲＤのサンプル値
が１０ビットの時、その差分データは１０ビットであ
り、上記のような圧縮方式を用いても差分パワーデータ
のビット数が４ビット必要となるため、最大圧縮して７
ビットにしかならないが、上述したように差分データを
１／２にできることにより、差分データを６ビットにで
き、合計１６ビットとして、通常のデータアクセスにお
いて１回でアクセスできる。

【００６２】このため、１つのＲＯＭ２０より波形デー
タＲＤとプログラム（又は音色データ）とを交互に読み
出して、単位時間当りの波形データＲＤの読み出し機会
が１／２に減っても十分対応できる。なお、記憶す波形
データＲＤは、×地点が折れ線状につながる波形であっ
てもよい。

【００６３】上述の伸長差分データの１／４、２／４、
３／４、４／４をサンプル値に対し図１７に示すように
加減すれば、補間値が求められることになる。この場
合、図１３の各サンプル値Ｒ0 、Ｒ1 、Ｒ2 、Ｒ3 …に
対し、Ｅ0 、Ｄ1 、Ｄ2 、Ｄ3…のように、補間値の方
が大きいときは、伸長差分データは図１５上段に示すよ
うに加算値となり、Ｄ0 、Ｅ1 、Ｅ2 、Ｅ3 …のように
補間値の方が小さいときは、伸長差分データは図１５下
段に示すように減算値となる。

【００６４】波形データＲＤのデータ形式に１０ビット
のものと、８ビットのものの２種類あるのは、量子化ビ
ット数を減らしても量子化ノイズがそれほど問題となら
ないにぎやかな音は８ビットし、量子化ノイズが目立つ
音は１０ビットとして使い分け、メモリ使用量を少なく
したものである。

【００６５】《波形データ伸長補間回路５０の回路構
成》図１１において、セレクタ５１１のＡ側「０」端子
とＢ側「１」端子には、差分マンティッサデータＲＤ０
がそのまま入力される。またセレクタ５１１のＡ側
「１」端子とＢ側「２」端子には、伸長差分データの最
上位ビットＩＥＳが「０」のとき、差分マンティッサデ
ータＲＤ１がそのまま入力され、最上位ビットＩＥＳが
「１」のとき、アンドゲート５０２が開成されるので、
差分マンティッサデータＲＤ０とＲＤ１との排他的論理
和データＲＧ１が入力される。

【００６６】さらにセレクタ５１１のＡ側「２」端子と
Ｂ側「３」端子には、上記最上位ビットＩＥＳが「０」
のとき、ナンドゲート５０５の出力が「１」となってイ
クスクルシブオアゲート５０６でノアゲート５０９の出
力が反転されるので、差分パワーデータＲＤ２〜４の論
理和が入力され、最上位ビットＩＥＳが「１」のとき、
オアゲート５０４による差分マンティッサデータＲＤ
０、１の論理和の反転データと差分パワーデータＲＤ２
〜４の論理和の反転データとの排他的論理和データＲＧ
２が入力される。そして、セレクタ５１１のＡ側「３」
端子には、上記最上位ビットＩＥＳが入力され、Ｂ側
「０」端子には、「０」データが入力される。

【００６７】これにより、図１５に示すような、差分マ
ンティッサデータＲＤ０、１と上位１ビット分のデー
タ、又は変換差分マンティッサデータＲＧ０、１、２の
データが作成されることになる。変換差分マンティッサ
データＲＧ０〜２の具体的な内容は図１６に示すとうり
である。

【００６８】このセレクタ５１１の４ビットデータは、
セレクタ５１２、５１３で上位に最上位ビットＩＥＳが
２ビット分、４ビット分付加されるか、下位に「０」デ
ータが２ビット分、４ビット分付加されるかが選択さ
れ、１０ビットデータとして出力される。各セレクタ５
１１、５１２、５１３のセレクト状態を適当に選ぶこと
により差分マンティッサデータＲＤ０、１又はＲＧ０〜
２を図１５に示すようにシフトしていくことができ、こ
のセレクト状態の選択は、差分パワーデータＲＤ２〜４
に基づいて行われる。

【００６９】こうして、差分圧縮データが６ビットであ
るにもかかわらず、伸長差分データを１０ビットまで拡
大することができ、メモリ使用量を少なくできる。

【００７０】上記伸長差分データの最上位ビットＩＥＳ
は、イクスクルシブオアゲート５００の入力の差分符号
データＲＤ５と、ノアゲート５０１の入力の周波数ナン
バ累算値ＦＡの小数部分の最上位ビットＦＡ１１と、ノ
アゲート５０８からの差分データの各ビットＲＤ０〜４
の論理和の反転データとによって決定される。すなわ
ち、図１３に示すように、Ｄ0 のＦＡ１１が「０」、差
分符号ＲＤ５が「０」（加算方向）のときと、Ｅ1 、Ｅ
2 …のＦＡ１１が「１」、ＲＤ５が「１」（減算方向）
のときは、伸長差分データの最上位ビットＩＥＳが
「１」となって、サンプル値に対して差分データを減算
しなくてはならないことを示す。

【００７１】上記ノアゲート５０１には差分データの各
ビットＲＤ０、１、２、３、４、５の論理和の反転デー
タが入力されて、差分データが「０００００」のとき、
ノアゲート５０１の出力を「０」として、伸長差分デー
タの最上位ビットＩＥＳが「１」にならないようにコン
トロールされる。

【００７２】伸長差分データＩＥは、１ビット下位にシ
フトされて２／４の値となってアンドゲート群５１９を
介しアダー５２０の一方の端子に入力されるとともに、
２ビット下位にシフトされて１／４の値となってアンド
ゲート群５１８を介しアダー５２０の他方の端子に入力
され、このアダー５２０の出力はセレクタ５２１のＡ側
に与えられる。またセレクタ５２１のＢ側には、上記伸
長差分データＩＥがシフトされず、そのままの倍率で与
えられる。従って、アンドゲート群５１８、５１９の開
成信号であるＩＭ０、ＩＭ１とセレクタ５２１のセレク
ト信号であるＩＭ２よりなる掛率データＩＭを適当に選
ぶことにより、図１７に示すように伸長差分データＩＥ
を１／４倍、２／４倍、３／４倍、４／４倍、０倍とす
ることができる。

【００７３】このような掛率とされた伸長差分データＩ
Ｅは、アンドゲート群５２２を介してアダー５２７に与
えられ、後述する波形データＲＤのサンプル値ＲＤ６〜
１５に加減算され、波形データＲＤの各サンプル値の補
間が行われることになる。

【００７４】こうして、１つのサンプル値ＲＤ６〜１５
と差分データＲＤ０〜５で、８つの地点の波形データＲ
Ｄを作成することができ、なめらかな波形特性を得るこ
とができるとともにメモリ容量も少なくすることができ
ている。またこのような１つのデータで８つの地点を決
定できる波形データＲＤは１回の読み出しで読み出すこ
とができ、波形データＲＤの読み出し機会が少なくても
十分なめらかな波形を実現でき、この結果、ＲＯＭ２０
より波形データＲＤとそれ以外のプログラム等とを交互
に読み出しても、波形生成処理に支障をきたすことがな
くなり、ＲＯＭ２０にプログラムと波形データＲＤとを
一緒にメモリしても、各情報の読み出し速度を高める必
要もなくなる。

【００７５】上記掛率データＩＭ０〜２は、周波数ナン
バ累算値ＦＡの小数部分の上位３ビットＦＡ９〜１１に
よって、論理ゲート５１４〜５１７によって作成され
る。このゲート群５１４、５１７により、図１７に示す
ようなデータ変換が行われ、波形データＲＤの補間値が
求められることになる。この場合、周波数ナンバ累算値
ＦＡの小数部分の最上位ビットＦＡ１１のみが「１」の
とき、すなわち周波数ナンバ累算値ＦＡが１／２のとき
は、サンプル値に対する補間は行われず、ここを中心と
して、これより前のタイミングでは、補間値が差分デー
タの１／４、２／４、３／４、４／４の減算値となり、
後のタイミングでは、補間値が差分データの１／４、２
／４、３／４の加算値となっている。

【００７６】上記波形データＲＤ０〜１５は、１０ビッ
トのサンプル値と６ビットの差分データよりなるとき
は、サンプル値ＲＤ６〜１５が、セレクタ５２５のＡ側
より入力されて、そのまま上記アダー５２７に与えられ
て、補間値が加減される。このとき、データ長信号Ｄ８
１６は、「０」となるから、アンドゲート群５２４、５
２２は開成され、アンドゲート５２６は閉成され、セレ
クタ５２５はＡ側が選択される。また波形データＲＤ０
〜１５が、８ビットのサンプル値２つよりなるときは、
波形データＲＤ０〜７はセレクタ５２５のＢ側より入力
され、上記アダー５２７に与えられ、波形データＲＤ８
〜１５はセレクタ５２５のＡ側より入力され、上記アダ
ー５２７に与えられる。

【００７７】このとき各データＲＤ０〜７、８〜１５の
下位に２ビット「００」が付加されて１０ビットデータ
とされる。また、このとき、データ長信号Ｄ８１６は
「１」となるから、アンドゲート群５２４、５２２は閉
成され、補間は行われない。さらに、このとき、アンド
ゲート５２６は開成されるから、周波数ナンバ累算値Ｆ
Ａの小数部分の最上位ビットＦＡ１１の値（１、０）に
応じて、サンプル値（２ｎ＝ＲＤ０〜７、２ｎ＋１＝Ｒ
Ｄ８〜１５）が切り換えられる。

【００７８】本発明は上記実施例に限定されず、本発明
の趣旨を逸脱しない範囲で種々変更可能である。例え
ば、１回の読み出しで読み出されるプログラムは８ビッ
トずつのプログラムでもよく、データとプログラムとを
記憶する手段は、ＲＯＭとＲＡＭを一体化したもの、磁
気メモリ、光メモリ等でもよく、データとプログラムと
の読出手段は、ＣＰＵ３００、周波数ナンバ累算器６０
以外のものでもよく、データとプログラムとの読み出し
切り換えは、ＭＭＵアドレスデータ、クロック信号ＣＫ
１〜７以外によるものでもよい。

【００７９】本件分割出願に係る親出願の出願当初の特
許請求の範囲は以下の通りである。 ［Ａ］記憶手段内に設けられた楽音に関する楽音波形デ
ータを記憶するデータ記憶部と、同じくこの記憶手段内
に設けられ、楽音を生成または制御するための処理プロ
グラムを記憶するプログラム記憶部と、上記記憶手段か
ら複数のチャンネルごとに上記楽音波形データを周期的
に読み出すための読出アドレスデータを発生する第一の
読出アドレスデータ発生手段と、この第一の読出アドレ
スデータ発生手段によって読み出された楽音波形データ
を処理する処理手段と、上記第一の読出アドレスデータ
発生手段とは別の手段であって、上記記憶手段から中央
処理装置の処理プログラムを処理の進行にしたがって順
に読み出すための読出アドレスデータを発生する第二の
読出アドレスデータ発生手段と、この第二の読出アドレ
スデータ発生手段によって読み出された処理プログラム
に基づいて処理を行う中央処理装置と、これら第一の読
出アドレスデータ発生手段からの読出アドレスデータと
第二の読出アドレスデータ発生手段からの読出アドレス
データとを所定周期（一定周期）ごとに交互に切り換え
て、いずれか一方の読出アドレスデータだけを上記記憶
手段に供給するアドレス切換手段とを備えたことを特徴
とする楽音情報処理装置。

【００８０】［Ｂ］記憶手段内に設けられた楽音に関す
る楽音データを記憶するデータ記憶部と、同じくこの記
憶手段内に設けられ、上記楽音データを処理するプログ
ラムとは異なるプログラムであって、楽音を生成または
制御するための処理プログラムを記憶するプログラム記
憶部と、上記記憶手段から楽音データを読み出すための
読出アドレスデータを発生する第一の読出アドレスデー
タ発生手段と、この第一の読出アドレスデータ発生手段
によって読み出された楽音データを処理する第一の処理
手段と、上記第一の読出アドレスデータ発生手段とは別
の手段であって、上記記憶手段から処理プログラムを読
み出すための読出アドレスデータを発生する第二の読出
アドレスデータ発生手段と、この第二の読出アドレスデ
ータ発生手段によって読み出された処理プログラムに基
づいて処理を行う手段であって、上記第一の処理手段と
は独立した異なる第二の処理手段と、これら第一の読出
アドレスデータ発生手段からの読出アドレスデータと第
二の読出アドレスデータ発生手段からの読出アドレスデ
ータとを所定周期（一定周期）ごとに交互に切り換え
て、いずれか一方の読出アドレスデータだけを上記記憶
手段に供給するアドレス切換手段とを備えたことを特徴
とする楽音情報処理装置。

【００８１】［Ｃ］上記第二の読出アドレスデータ発生
手段及び第二の処理手段または中央処理装置は、上記プ
ログラム記憶部から処理プログラムを読み出して、上記
楽音をチャンネルに割り当てる制御を行うことを特徴と
する請求項ＡまたはＢ記載の楽音情報処理装置。 ［Ｄ］上記第一の読出アドレスデータ発生手段及び第一
の処理手段は、上記データ記憶部から楽音波形データを
読み出して楽音を生成処理することを特徴とする請求項
Ｂ記載の楽音情報処理装置。

【００８２】［Ｅ］上記アドレス切換手段は、これら第
一の読出アドレスデータ発生手段からの読出アドレスデ
ータと第二の読出アドレスデータ発生手段からの読出ア
ドレスデータとを時分割に切り換える手段であることを
特徴とする請求項Ａ、Ｂ、ＣまたはＤ記載の楽音情報処
理装置。 ［Ｆ］上記プログラム記憶部からの処理プログラムの読
み出しは、中央処理装置によって読み出され、上記デー
タ記憶部からの楽音データの読み出しは、時分割処理に
よって形成された楽音データを処理するための各チャン
ネルごとに順次読み出されることを特徴とする請求項Ｂ
記載の楽音情報処理装置。

【００８３】［Ｇ］上記データ記憶部からは、１回の読
出で、複数ステップ分の楽音データまたは楽音波形デー
タが読み出され、上記プログラム記憶部からは、１回の
読出で、複数ステップ分の処理プログラムが読み出され
ることを特徴とする請求項Ａ、Ｂ、Ｃ、Ｄ、ＥまたはＦ
記載の楽音情報処理装置。 ［Ｈ］上記楽音情報処理装置は、１回の読出で読み出し
た楽音データ若しくは楽音波形データまたは処理プログ
ラムを分割して切り換え出力する分割出力手段と、この
分割した楽音データ若しくは楽音波形データまたは処理
プログラムの切り換え出力を、上記両読出アドレスデー
タ発生手段から発生されたいずれかのアドレスデータの
特定ビットの値によって行う切換制御手段とをさらに備
えたことを特徴とする請求項Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆま
たはＧ記載の楽音情報処理装置。

【００８４】［Ｉ］楽音の内容を表すデータを記憶する
データ記憶手段と、このデータ記憶手段と一体に設けら
れ、楽音を生成放音するための処理プログラムを記憶す
るプログラム記憶手段と、上記データ記憶手段からデー
タを読み出すデータ読出手段と、上記プログラム記憶手
段からプログラムを読み出すプログラム読出手段と、こ
れらデータ読出手段とプログラム読出手段との読み出し
を切り換える切換手段とを備えたことを特徴とする楽音
情報記憶装置。 ［Ｊ］上記データ読出手段は、１回の読出で、複数ステ
ップ分の波形データを読み出す手段であるを特徴とする
請求項Ｉ記載の楽音情報処理装置。

【００８５】［Ｋ］上記プログラム読出手段は、１回の
読出で、複数ステップ分の処理プログラムを読み出す手
段であるを特徴とする請求項Ｉ記載の楽音情報処理装
置。 ［Ｌ］上記請求項Ｉ、Ｊ又はＫにおいて、１回の読出で
読み出したデータ又はプログラムを分割して切り換え出
力する分割出力手段と、この分割したデータ又はプログ
ラムの切り換え出力を、上記両読出手段のいずれかのア
ドレスデータの最下位ビットの値によって行う切換制御
手段とを設けたことを特徴とする楽音情報処理装置。

【００８６】［Ｍ］記憶手段内に設けられた楽音に関す
る楽音波形データとこの各楽音波形データの補間に関す
る補間データを記憶するデータ記憶部と、同じくこの記
憶手段内に設けられ、上記楽音データを処理するプログ
ラムとは異なるプログラムであって、楽音を生成または
制御するための処理プログラムを記憶するプログラム記
憶部と、上記記憶手段から楽音波形データ及び補間デー
タを読み出すための読出アドレスデータを発生する第一
の読出アドレスデータ発生手段と、この第一の読出アド
レスデータ発生手段によって読み出された各楽音波形デ
ータにつき、この第一の読出アドレスデータ発生手段に
よって読み出された補間データに基づいて楽音波形の補
間を行う補間手段と、この補間手段によって補間された
楽音波形データと、上記第一の読出アドレスデータ発生
手段によって読み出された各楽音波形データとに基づい
て楽音を発生するを楽音発生手段と、上記第一の読出ア
ドレスデータ発生手段とは別の手段であって、上記記憶
手段から処理プログラムを読み出すための読出アドレス
データを発生する第二の読出アドレスデータ発生手段
と、この第二の読出アドレスデータ発生手段によって読
み出された処理プログラムに基づいて処理を行う手段で
あって、上記第一の処理手段とは独立した第二の処理手
段と、これら第一の読出アドレスデータ発生手段からの
読出アドレスデータと第二の読出アドレスデータ発生手
段からの読出アドレスデータとを所定周期ごとに交互に
切り換えて、いずれか一方の読出アドレスデータだけを
上記記憶手段に供給するアドレス切換手段とを備えたこ
とを特徴とする楽音情報処理装置。

【００８７】［Ｎ］上記第一の読出アドレスデータ発生
手段によって発生される読出アドレスデータは、データ
記憶部に記憶された楽音波形データの先頭アドレスから
スタートし、先頭アドレス以降の所定の区間を繰り返す
ことを特徴とする請求項Ｍ記載の楽音情報処理装置。 ［Ｏ］上記上記第一の読出アドレスデータ発生手段によ
って発生される読出アドレスデータは、１つの発音指示
につき、複数の楽音波形データを並行して読み出すこと
を特徴とする請求項ＭまたはＮ記載の楽音情報処理装
置。

【００８８】［Ｐ］時分割処理によって複数の楽音を同
時に並行して発音できる楽音発生手段と、 この楽音発
生手段に対して、発音される楽音にチャンネルを割り当
てる制御及び発音される楽音の発音タイミングを制御す
る中央処理手段と、 この中央処理手段が読み出すプロ
グラムと、上記楽音発生手段が読み出す楽音データとを
一緒に記憶する１つの記憶素子からなる記憶手段と、
上記中央処理手段と上記楽音発生手段とに、互いに同期
しているクロック信号を供給するクロック信号発生手段
と、 このクロック信号発生手段から供給されるクロッ
ク信号に基づいて、上記楽音発生手段によって発生され
る上記楽音データの読み出しアドレスデータと、上記中
央処理手段によって発生される上記プログラムの読み出
しアドレスデータとを切り換えて上記記憶手段に供給す
るアドレス切換手段とを備えたことを特徴とする楽音情
報処理装置。

【００８９】［Ｑ］上記記憶手段に記憶される上記楽音
データは楽音波形のサンプルデータであり、この楽音波
形のサンプルデータが上記楽音発生手段によって読み出
されることを特徴とする請求項Ｐ記載の楽音情報処理装
置。

【００９０】なお、従来、楽音に関する表すデータと、
この楽音を生成または制御するための処理プログラムと
は、別々の記憶装置に記憶して、各々別々の読出装置に
よって楽音データと処理プログラムとを読み出してい
た。この場合、各読出装置の読出アドレスデータは、各
々まったく独立に制御されていた。

【００９１】また、楽音データ用の記憶装置と処理プロ
グラム用の記憶装置とを別々に設けることは、それだけ
回路構成が複雑となり、コストアップの原因にもなって
いた。また、このように別々の記憶装置を設けること
は、読出アドレスデータを完全に独立に制御しなくては
ならず、情報処理が複雑化していた。

【００９２】本願実施例では、楽音に関する楽音データ
を記憶するデータ記憶手段と、上記楽音を生成または制
御するための処理プログラムを記憶するプログラム記憶
手段とを一体に設け、両記憶手段の読み出しを切り換え
る切換手段等とを備えたものである。これにより、楽音
データと処理プログラムとを１つの記憶手段に記憶でき
るし、読出アドレスデータを楽音データと処理プログラ
ムの記憶されているエリアのアドレスの差だけ切り換え
るだけで、楽音データと処理プログラムの読み出しを切
り換えることができる。

【００９３】この一例が、図５のＭＭＵラッチ３１０、
セレクタ３１２、ＲＯＭ２０によるもので、プログラム
読出のときＣＰＵアドレスＣＡ１〜１５が選択され、音
色データ読出のとき上記ＣＰＵアドレスＣＡ１２〜１５
のみＭＭＵアドレスに変更され、波形データ読出のとき
全て周波数ナンバ累算値に切り換えられる。

【００９４】本願実施例では、楽音についてのデータと
プログラムとを一体の記憶手段に記憶することにより、
記憶装置をコンパクトにして、回路構成を簡単なものと
することができるほか、読出アドレスデータをデータと
プログラムの記憶されているエリアのアドレスの差だけ
切り換えるだけで、データとプログラムの読出切り換え
を行うことができ、回路構成が簡単で、情報の読出処理
が簡易になる。

【００９５】

【発明の効果】以上詳述したように、本発明は、各チャ
ンネルの時分割された１つの時間内をさらに切り換え、
１つのチャンネルに係る複数種類の楽音データそれぞれ
を各種類に分けて、この分けられた楽音データを対応す
る楽音生成部に当該切り換え時間ごとにそれぞれ送出す
るようにした。したがって、チャンネル割り当てされた
楽音を円滑に生成することができる等の効果を奏する。

【図面の簡単な説明】

【図１】電子楽器の全体回路図である。

【図２】電子楽器の入力部の回路図である。

【図３】図１及び図５の各部におけるタイムチャート図
である。

【図４】ＲＯＭ２０の記憶内容を示す図である。

【図５】キーアサイナ回路３０の回路図である。

【図６】ＣＰＵ３００のアドレスデータとＲＯＭ２０の
アドレスデータの対応関係を示す図である。

【図７】アサインメントメモリ３２０の記憶内容を示す
図である。

【図８】周波数ナンバ累算器４０の回路図である。

【図９】波形データの読み出し状態を示す図である。

【図１０】周波数ナンバ累算値ＦＡ内容を示す図であ
る。

【図１１】波形データ伸長補間回路５０の回路図であ
る。

【図１２】波形データの半波長分のサンプル値と読み出
しタイミングとの対応関係を示す図である。

【図１３】波形データのサンプル値と補間値を示す図で
ある。

【図１４】波形データＲＤの内容を示す図である。

【図１５】波形データの差分データＲＤ０〜５を伸長し
た内容を示す図である。

【図１６】差分マンティッサデータＲＤから変換差分マ
ンティッサデータＲＧへの変換内容を示す図である。

【図１７】周波数ナンバ累算値の小数部分の上位ビット
ＦＡ９〜１１と差分データの掛率データＩＭ０〜２と波
形データのサンプル値の補間内容との関係を示す図であ
る。

【符号の説明】

２０…ＲＯＭ、３０…キーアサイナ回路、３１…ＲＯＭ
アドレス制御回路、３２…アサインメントメモリ回路、
４０…周波数ナンバ累算器、５０…波形データ伸長補間
回路、６０…エンベロープ発生器、７０…乗算回路、８
０…シフト回路、９０…系列累算回路、３００…ＣＰ
Ｕ、３２０…アサインメントメモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長嶋 洋一 静岡県浜松市寺島町200番地 株式会社 河合楽器製作所内 (56)参考文献 特開 昭62−208096（ＪＰ，Ａ) 特開 昭61−140993（ＪＰ，Ａ) 特開 昭61−90524（ＪＰ，Ａ) 特開 昭63−123095（ＪＰ，Ａ) 特公 昭61−16995（ＪＰ，Ｂ２) 特公 昭60−44679（ＪＰ，Ｂ２)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】楽音生成のための複数のチャンネルに対応
   した記憶エリアを備え、楽音生成のための複数種類の楽
   音データをこの各記憶エリアそれぞれに各チャンネル毎
   に記憶可能であるとともに、各チャンネルの楽音の分類
   される分類を示す系列データも記憶可能な１つの割当記
   憶手段と 楽音生成の指示に応じて、上記複数のチャンネルのうち
   いずれかのチャンネルに生成する楽音を割り当て、この
   割り当てられたチャンネルに対応する上記割当記憶手段
   の記憶エリアに、当該生成する楽音に対応した上記複数
   種類の楽音データ及び系列データを書き込む書込手段
   と、 各チャンネルに係る上記複数種類の楽音データ及び系列
   データを上記割当記憶手段より一定の周期毎に読み出す
   読出手段と、 この読み出された上記複数種類の楽音データに基づいて
   上記各チャンネルの楽音を生成する楽音生成手段であっ
   て、この楽音生成手段は、楽音生成処理全体の中でそれ
   ぞれ異なる処理を分担する複数の楽音生成部より構成さ
   れ、この各楽音生成部にはそれぞれ記憶手段が設けら
   れ、この各記憶手段には、上記１つの割当記憶手段から
   読み出された各楽音データが記憶され、 上記読出手段は、上記各チャンネルの時分割された１つ
   の時間内をさらに切り換え、上記１つのチャンネルに係
   る複数種類の楽音データそれぞれを各種類に分けて、こ
   の分けられた楽音データを対応する上記楽音生成部の記
   憶手段に当該切り換え時間ごとにそれぞれ送出するもの
   であり、 上記読出手段によって読み出された系列データに基づい
   て、上記楽音生成手段で生成された各チャンネルの楽音
   を複数の系列ごとに分類して累算する楽音累算手段とを
   備えた ことを特徴とする楽音生成装置。
2. 【請求項２】楽音生成のための複数のチャンネルに対応
   した記憶エリアを備え、楽音生成のための複数種類の楽
   音データをこの各記憶エリアそれぞれに各チャンネル毎
   に記憶可能であるとともに、各チャンネルの楽音の分類
   される分類を示す系列データも記憶可能な１つの割当記
   憶手段に対して、 楽音生成の指示に応じて、上記複数のチャンネルのうち
   いずれかのチャンネルに生成する楽音を割り当てさせ、
   この割り当てられたチャンネルに対応する上記割当記憶
   手段の記憶エリアに、当該生成する楽音に対応した上記
   複数種類の楽音データ及び系列データを書き込みさせ、 各チャンネルに係る上記複数種類の楽音データ及び系列
   データを上記割当記憶手段より一定の周期毎に読み出し
   させ、 さらに、この読み出された上記複数種類の楽音データに
   基づいて上記各チャンネルの楽音を生成する楽音生成手
   段であって、楽音生成処理全体の中でそれぞれ異なる処
   理を分担する複数の楽音生成部より構成される楽音生成
   手段であり、この各楽音生成部にはそれぞれ記憶手段が
   設けられており、この各記憶手段に対して、上記１つの
   割当記憶手段から読み出された各楽音データを記憶さ
   せ、 上記各チャンネルの時分割された１つの時間内をさらに
   切り換えさせ、上記１つのチャンネルに係る複数種類の
   楽音データそれぞれを各種類に分けさせて、この分けら
   れた楽音データを対応する上記楽音生成部の記憶手段に
   当該切り換え時間ごとにそれぞれ送出させ、 上記読出手段によって読み出された系列データに基づい
   て、上記楽音生成手段で生成された各チャンネルの楽音
   を複数の系列ごとに分類して累算させる ことを特徴とす
   る楽音生成方法。
3. 【請求項３】 上記割当記憶手段の各記憶エリアに書き
   込まれ記憶され読み出される楽音データは、バンクデー
   タ、周波数ナンバスピードデータ、イニシャル周波数ナ
   ンバデータ、系列データ、データ長を示すデータ、ルー
   プトップデータ、ループエンドデータといった、各チャ
   ンネルに割り当てられた楽音の音色のデータであり、 これらのデータは、１つのチャンネル時間内を切り換え
   て楽音生成手段に送出される請求項１記載の楽音生成装
   置。
4. 【請求項４】 上記楽音生成装置は、複数のチャンネル
   に楽音を割り当てるためのプログラムと楽音波形データ
   とをいっしょに記憶する記憶手段をさらに備え、 上記楽音生成の指示に応じて、この記憶されたプログラ
   ムに基づいて、上記複数のチャンネルのうちいずれかの
   チャンネルに生成する楽音を割り当て、 上記楽音生成手段は、この読み出された上記複数種類の
   楽音データ及び上記記憶された楽音波形データに基づい
   て、上記各チャンネルの楽音を生成し、 これらプログラムを読み出すためのアドレスデータの発
   生手段と、上記楽音波形データを読み出すためのアドレ
   スデータの発生手段とは、別の手段であり、 この２つのアドレスデータの発生手段からの各読出アド
   レスデータは、所定周期／一定周期ごとに交互に時分割
   に切り換えられ、いずれか一方の読出アドレスデータだ
   けが上記記憶手段に供給される請求項１または３記載の
   楽音生成装置。
5. 【請求項５】 上記各チャンネルの楽音データの割当記
   憶手段からの読み出しは、複数の楽音を生成するための
   時分割処理の各チャンネルの対応時間で実行され、 上記記憶手段からは、１回の読出で、複数ステップ分の
   プログラムまたは楽音波形データが読み出され、 上記楽音波形データは、圧縮されて記憶され、読み出さ
   れると伸長されて、さらに補間されて出力される請求項
   １、３または４記載の楽音生成装置。
6. 【請求項６】 各チャンネルの複数種類の楽音データ
   は、上記１つの割当記憶手段の各記憶エリアに所定の順
   番で記憶され、この１つの割当記憶手段に対する読み出
   しは上記時分割チャンネルに対応されるとともに、１つ
   のチャンネル時間内の各切り換え時間の順番で、この各
   チャンネルの複数種類の楽音データが順次読み出され、
   各チャンネルの同じ種類の楽音データについては１つの
   チャンネル時間内の同じ切り換え時間のタイミングで送
   出される請求項１、３、４または５記載の楽音生成装
   置。