JPS5875314A - 信号処理装置 - Google Patents
信号処理装置Info
- Publication number
- JPS5875314A JPS5875314A JP56173579A JP17357981A JPS5875314A JP S5875314 A JPS5875314 A JP S5875314A JP 56173579 A JP56173579 A JP 56173579A JP 17357981 A JP17357981 A JP 17357981A JP S5875314 A JPS5875314 A JP S5875314A
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- JP
- Japan
- Prior art keywords
- address
- memory
- delay
- data
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Reverberation, Karaoke And Other Acoustics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明線、例えばディジタル残響付加装置に適用され
る信号処理装置に関する。
る信号処理装置に関する。
第１図は、ディジタル残響付加装置の基本的構成を示し
、同図におい【、１が入力端子、２が出力端子、３が遅
延量Ｔ（ｌ を有する遅延素子、４及び５が夫々内及び
ｇ８の係数を乗じる乗算器、６及びＴが合成器である。
、同図におい【、１が入力端子、２が出力端子、３が遅
延量Ｔ（ｌ を有する遅延素子、４及び５が夫々内及び
ｇ８の係数を乗じる乗算器、６及びＴが合成器である。
入力端子１には、オーディオＰＣＭ信号が供給され、出
力端子２から入力データを直接音としたときの反射音に
相当するデータを含む出力オーディオＰＣＭ信号が得ら
れる。また、第１図に示す構成のディジタル残響付加装
置を２個組合わせて主残譬音と副残響音とを発生するよ
うになされる。
力端子２から入力データを直接音としたときの反射音に
相当するデータを含む出力オーディオＰＣＭ信号が得ら
れる。また、第１図に示す構成のディジタル残響付加装
置を２個組合わせて主残譬音と副残響音とを発生するよ
うになされる。
かかるディジタル残響付加装置で社、スプリングを用い
【残響を付加したとき、鉄板を用い【残響を付加したと
きなどのように異なる残響効果を発生させるた、めに１
遅延量Ｔ（ｉい乗算係数へ、４の変更や、遅延素子３、
乗算器４．５及び合成器６゜７の接続関係の変更が必要
とされる。遅延素子３としてシフトレジスタを用いると
、回路規模が大きくなったり、遅延量の変更が難しかっ
たり１シフシレジスタ相互の接続が固定化される問題点
があるので、調（ランダムアクセスメモリー）を用いて
遅延素子を構成することが行なわれる。そして、連部時
間などの変更を行なうことや、相互の接続関係を規定す
ることを、所定のプログラムの制御のもとにマイクロコ
ンピュータによって行なうようにしたディジタル残響付
加装置が提案されている。
【残響を付加したとき、鉄板を用い【残響を付加したと
きなどのように異なる残響効果を発生させるた、めに１
遅延量Ｔ（ｉい乗算係数へ、４の変更や、遅延素子３、
乗算器４．５及び合成器６゜７の接続関係の変更が必要
とされる。遅延素子３としてシフトレジスタを用いると
、回路規模が大きくなったり、遅延量の変更が難しかっ
たり１シフシレジスタ相互の接続が固定化される問題点
があるので、調（ランダムアクセスメモリー）を用いて
遅延素子を構成することが行なわれる。そして、連部時
間などの変更を行なうことや、相互の接続関係を規定す
ることを、所定のプログラムの制御のもとにマイクロコ
ンピュータによって行なうようにしたディジタル残響付
加装置が提案されている。
この発明は、かかるディジタル残響付加装置における遅
爾用のメモリーのアドレス制御に適用されるものであっ
て、このアドレス制御を／１−ドウエアによって行なう
ようｋするものである。上述のように、マイクロコン１
ｔｚ−夕によって制御を行なう場合に社、オーディオＰ
ＣＭ信号の／１ンプリング周期内で所定のデータ処雇を
行なう必要がある。例えばオーディオ信号の帯域を／
、ｌ ＫＨ２。
爾用のメモリーのアドレス制御に適用されるものであっ
て、このアドレス制御を／１−ドウエアによって行なう
ようｋするものである。上述のように、マイクロコン１
ｔｚ−夕によって制御を行なう場合に社、オーディオＰ
ＣＭ信号の／１ンプリング周期内で所定のデータ処雇を
行なう必要がある。例えばオーディオ信号の帯域を／
、ｌ ＫＨ２。
サンシリンダ周波数をＪ 、ｌ ＫＨｚとするときには
、／１ン！リング周期が約３／声８ となり、またマイ
クロコンピュータのマシーンサイクルが例えば／ ７０
ｎｓ とすると、ｌサンプリング周期内で可能なス
テップ数が１１０ステツプとなる。この可能なステップ
数を有効に利用してより多くの反射音データを形成する
ことがこの発明によれば可能とな９、自然に近い残響効
果を生じさせることができる。
、／１ン！リング周期が約３／声８ となり、またマイ
クロコンピュータのマシーンサイクルが例えば／ ７０
ｎｓ とすると、ｌサンプリング周期内で可能なス
テップ数が１１０ステツプとなる。この可能なステップ
数を有効に利用してより多くの反射音データを形成する
ことがこの発明によれば可能とな９、自然に近い残響効
果を生じさせることができる。
以下、この発明をディジタル残響付加装置に適用した一
実施例について説明すると、第２図はその全体の構成を
示す。第２図において、８はディジタルｘ１０ｄｅ−）
を示し、ディジタル入力端子１及びディジタル出入端子
２が設けられている。
実施例について説明すると、第２図はその全体の構成を
示す。第２図において、８はディジタルｘ１０ｄｅ−）
を示し、ディジタル入力端子１及びディジタル出入端子
２が設けられている。
また、９ ＦｉＡ ／ Ｄコンバータ及びＤ／Ａコンバ
ータを示し、１０で示すアナログ入力端子と１１で示す
アナログ出力端子が設けられている◎また、破線で囲ん
で示すマイクロコンピュータ１２が設けられている。こ
れは、ＣＰＵ ｉ ３、ＲＡＭ １４、ＲＯＭ Ｉ Ｓ
、表示’ｆｌＡ及ヒリモートコントロールユニツＦと
の接続のためのインターフェース１６を含んで構成され
ており、ＲＯＭ １５にマイクロコンピュータ１２に対
するインストラクションとマイク四プログラムメモリー
１７に収納されるマイクロインストラクションとの両者
が鴫納されている。
ータを示し、１０で示すアナログ入力端子と１１で示す
アナログ出力端子が設けられている◎また、破線で囲ん
で示すマイクロコンピュータ１２が設けられている。こ
れは、ＣＰＵ ｉ ３、ＲＡＭ １４、ＲＯＭ Ｉ Ｓ
、表示’ｆｌＡ及ヒリモートコントロールユニツＦと
の接続のためのインターフェース１６を含んで構成され
ており、ＲＯＭ １５にマイクロコンピュータ１２に対
するインストラクションとマイク四プログラムメモリー
１７に収納されるマイクロインストラクションとの両者
が鴫納されている。
このマイクロプログラムメモリー１７に貯えられマシー
ンサイクル毎に実行されるマイクロインストラクション
はマイクロコンビエータ１２又はマイクロプログラムコ
ンドローラ１８で発生し、マルチプレクサ１９で選択さ
れ九アドレスによって続出される。また、２０がディレ
ーメモリー、２１が遅延時間を定めるアドレス、乗算係
数などのパラメータを記憶するメモリー、２２がネクス
トア「レスコントローラ、２３がレジスタを有する演算
亀・画情２４が乗算器、２５がマルチプレクサである。
ンサイクル毎に実行されるマイクロインストラクション
はマイクロコンビエータ１２又はマイクロプログラムコ
ンドローラ１８で発生し、マルチプレクサ１９で選択さ
れ九アドレスによって続出される。また、２０がディレ
ーメモリー、２１が遅延時間を定めるアドレス、乗算係
数などのパラメータを記憶するメモリー、２２がネクス
トア「レスコントローラ、２３がレジスタを有する演算
亀・画情２４が乗算器、２５がマルチプレクサである。
メモリー２０及び２１としては鳩が用いられる。メモリ
ー２１のアドレスは、マルチプレクサ２６によって選択
され九マイクロゾログラムメモリー１１からのアドレス
又はマイクロコン″ ピユータ１２かものアドレスが供
給され、このメモリー２１からの所定のアドレスがディ
レーメモリー２０及びネクストアドレスコントローラ２
２に供給されると共に、所定の係数データが乗算器２４
に供給される。
ー２１のアドレスは、マルチプレクサ２６によって選択
され九マイクロゾログラムメモリー１１からのアドレス
又はマイクロコン″ ピユータ１２かものアドレスが供
給され、このメモリー２１からの所定のアドレスがディ
レーメモリー２０及びネクストアドレスコントローラ２
２に供給されると共に、所定の係数データが乗算器２４
に供給される。
第１図と同様の残響付加を行なうときの動作についズ説
明する。まずディジタルＩ ／ Ｏポート８又はＡ ／
Ｄコンバータ及びＤ／Ａコンバータ９から入力側パス
２１と演算装置２３と出力側パス２８とを介してディレ
ーメモリー２０にオーディオＰＣＭ信号の７サンプルデ
ータが書込まれる。これと共に、入力データがマルチプ
レクサ２５を介して乗算器２４に供給され、メモリー２
１から続出された第１図における乗算係数６が乗じられ
、パス２１−を介して演算装置２３に供給され、スのレ
ジスタに取込まれる。ディレーメモリー２０からＴ（ｌ
なる時間後に続出されたデータがマルチプレクサ２５
で選択され【乗算器２４に供給され、メモリー２１から
読出された第１図における乗算係数９．が乗じられ演算
装置２３に供給され、入力データと加算されてディレー
メモリー２０に書込まれる。また、ディレーメモリー２
０からＴ（ｌ なる時間後に読出されたデータは、パス
２Ｔを介し、【演算装置２３に供給され、前述のように
演算装置２３内のレジスタに貯えられているデータと加
算される。この加算後のデータがパス２８を介してディ
ジタルＩ ／ Ｏポート８及びＡ ／ ｎコンバータ、
Ｄ／Ａコンバータ９に供給される。、このように、演算
装置２３が合成器６及びＴとＬ−（動作し１第７図に示
す構成のディジタル残響付加装置と同一の機能を実現す
ることができる。
明する。まずディジタルＩ ／ Ｏポート８又はＡ ／
Ｄコンバータ及びＤ／Ａコンバータ９から入力側パス
２１と演算装置２３と出力側パス２８とを介してディレ
ーメモリー２０にオーディオＰＣＭ信号の７サンプルデ
ータが書込まれる。これと共に、入力データがマルチプ
レクサ２５を介して乗算器２４に供給され、メモリー２
１から続出された第１図における乗算係数６が乗じられ
、パス２１−を介して演算装置２３に供給され、スのレ
ジスタに取込まれる。ディレーメモリー２０からＴ（ｌ
なる時間後に続出されたデータがマルチプレクサ２５
で選択され【乗算器２４に供給され、メモリー２１から
読出された第１図における乗算係数９．が乗じられ演算
装置２３に供給され、入力データと加算されてディレー
メモリー２０に書込まれる。また、ディレーメモリー２
０からＴ（ｌ なる時間後に読出されたデータは、パス
２Ｔを介し、【演算装置２３に供給され、前述のように
演算装置２３内のレジスタに貯えられているデータと加
算される。この加算後のデータがパス２８を介してディ
ジタルＩ ／ Ｏポート８及びＡ ／ ｎコンバータ、
Ｄ／Ａコンバータ９に供給される。、このように、演算
装置２３が合成器６及びＴとＬ−（動作し１第７図に示
す構成のディジタル残響付加装置と同一の機能を実現す
ることができる。
なお、第２図において、２９はインプツシパスレジスタ
を示し、これよ抄発生するステータスフラッグによって
マイク四プログラムフン）四−ツ１８が制御される。ま
た、３０＃ｉシステムのクロックを発生するクロック発
生回路である。
を示し、これよ抄発生するステータスフラッグによって
マイク四プログラムフン）四−ツ１８が制御される。ま
た、３０＃ｉシステムのクロックを発生するクロック発
生回路である。
上述のディレーメモリー２０のアドレス空間において、
す）ムアドレス及びトップアドレスを夫夫複数個指定す
ることによって複数個の遅延素子を構成するようにして
いる。例えば第３図に示すよ５うなメモリー２０のアド
レス空間でｌトッアドレスＢＡ、をＯ番地、シップアド
レスＴＡｌ ｔ ／ ００課 番地とすることによって、Ｏ番地から９９番地までの１
００ワードのディレーツインを構成する。
す）ムアドレス及びトップアドレスを夫夫複数個指定す
ることによって複数個の遅延素子を構成するようにして
いる。例えば第３図に示すよ５うなメモリー２０のアド
レス空間でｌトッアドレスＢＡ、をＯ番地、シップアド
レスＴＡｌ ｔ ／ ００課 番地とすることによって、Ｏ番地から９９番地までの１
００ワードのディレーツインを構成する。
つまり、Ｏ番地から各番地毎に貌出し動作及びその次の
書込み動作を行ない、９９番地となったら０番地に戻る
ととＫよって入力データに対して／ＤＯワードの遅延時
間の出力データを発生させることができる。
書込み動作を行ない、９９番地となったら０番地に戻る
ととＫよって入力データに対して／ＤＯワードの遅延時
間の出力データを発生させることができる。
この発明の一実施例で杜、ネクストアドレス；ンシロー
ラ２２を第参図に示すような構成としている。同図にお
いて、３１がざトムアドレスレジスタな示し、３２がシ
ップアドレスレジスタを示し、これらには、メモリー２
１に記憶されているボトムアドレス及びシップアドレス
が読出されてセットされる。また、３３がディレーメモ
リー２０のメモリーアドレスレジスタを示し、このレジ
スタ３３からのアドレスに対してリード動作及びツイン
動作が行なわれる。このメモリーアドレスレジスタ３３
の出力が演算装置２３で十ｌされてネクストアドレスレ
ジスタ３４に供給される。
ラ２２を第参図に示すような構成としている。同図にお
いて、３１がざトムアドレスレジスタな示し、３２がシ
ップアドレスレジスタを示し、これらには、メモリー２
１に記憶されているボトムアドレス及びシップアドレス
が読出されてセットされる。また、３３がディレーメモ
リー２０のメモリーアドレスレジスタを示し、このレジ
スタ３３からのアドレスに対してリード動作及びツイン
動作が行なわれる。このメモリーアドレスレジスタ３３
の出力が演算装置２３で十ｌされてネクストアドレスレ
ジスタ３４に供給される。
レジスタ３２及び３４にセラ）されているシップアドレ
ス及びネクス（アドレスが比較器３５で比較され、その
出力によってセレクタ３６が制御される・セレクタ３６
ａ、ｆ）ムアＰレスレジスタ３１又はネクストアドレス
レジスタ３４の一方を選択する。
ス及びネクス（アドレスが比較器３５で比較され、その
出力によってセレクタ３６が制御される・セレクタ３６
ａ、ｆ）ムアＰレスレジスタ３１又はネクストアドレス
レジスタ３４の一方を選択する。
前述のよ°うに、（ＢＡＩ−０、ＴＡｌ−／ ００ ）
とするときの動作を第１図の７ａ−チャートを参照して
説明する。まず、最初にディレーメモリー２０がクリア
され、無関係なデータが出力されることが防止される。
とするときの動作を第１図の７ａ−チャートを参照して
説明する。まず、最初にディレーメモリー２０がクリア
され、無関係なデータが出力されることが防止される。
次に、メモリー２１に対し初期アドレス（ＣＡＲ−０）
、ポ）ムアドレス（ＢＡｌ−〇）％トップアドレス（
ＴＡＩ −／ ００ ）かり−ドされる。次にレジスタ
３１．３２の夫々に対してボトムアドレス、トップアド
レスがセットされると共に１初期アドレスＣＡ１が読出
され、メモリーアドレスレジスタ３３にセットされる仁
とで入力データが書込まれる。次に１メーリーアドレス
レジスタ３３にセットされている現在のアドレスに対し
て演算装置２３で７が加えられ、ネクストアドレスレジ
スタ３４にその演算結果が貯えられる。
、ポ）ムアドレス（ＢＡｌ−〇）％トップアドレス（
ＴＡＩ −／ ００ ）かり−ドされる。次にレジスタ
３１．３２の夫々に対してボトムアドレス、トップアド
レスがセットされると共に１初期アドレスＣＡ１が読出
され、メモリーアドレスレジスタ３３にセットされる仁
とで入力データが書込まれる。次に１メーリーアドレス
レジスタ３３にセットされている現在のアドレスに対し
て演算装置２３で７が加えられ、ネクストアドレスレジ
スタ３４にその演算結果が貯えられる。
仁のネクストアドレスＮＡ が）ツゾアドレス（ＴＡ、
−１００）Ｋ達したかどうかが比較６６３５で判定され
、到達してないときでは、セレクタ３６によって、ネク
ストアドレスＮＡ が選択され、これが演算装置２３を
通ってメモリー２１に書込まれる。
−１００）Ｋ達したかどうかが比較６６３５で判定され
、到達してないときでは、セレクタ３６によって、ネク
ストアドレスＮＡ が選択され、これが演算装置２３を
通ってメモリー２１に書込まれる。
上述の一連の動作は、オーディオＰＣＭ信号の新しいサ
ンプルデータが供給される毎になされる。
ンプルデータが供給される毎になされる。
次の動作では、メモリー２１に書込まれたネクストアド
レスがメモリーアドレスレジスタ３３にセラ）される。
レスがメモリーアドレスレジスタ３３にセラ）される。
以下、上述と同様の動作が繰に返され、比較器３５で、
ネクストアドレスがシップアドレスに達したことが検出
されると、ポ）ムアドレス（ＢＡＩ −０）がセレクタ
３６によって選択され、これがネクストアドレスとして
メモリー２１に書込まれることｋなる。
ネクストアドレスがシップアドレスに達したことが検出
されると、ポ）ムアドレス（ＢＡＩ −０）がセレクタ
３６によって選択され、これがネクストアドレスとして
メモリー２１に書込まれることｋなる。
遅延量は、電シムアドレスとトップアドレスとの差のア
ドレスに対応したものとなるので、メモリー２１には、
ディレーメモリー２０によって構成される複数のディレ
ーエニツ）の夫々と対応して初期値ＣＡｓ 、 ＣＡ雪
・・・、がシムアドレスＢＡ、、ＢＡ、。
ドレスに対応したものとなるので、メモリー２１には、
ディレーメモリー２０によって構成される複数のディレ
ーエニツ）の夫々と対応して初期値ＣＡｓ 、 ＣＡ雪
・・・、がシムアドレスＢＡ、、ＢＡ、。
・−１）ツゾアＦレスＴＡＩ 、 ＴＡ２・・・とが記
憶されてｉる。
憶されてｉる。
上述の一実施例の説明から理解されるように１この発明
に依れけ、ネクスＦアｒレスコンシローツを設け、ハー
ドウェアによってディレーメモリーのアドレスを第５図
に示すフローチャーＦのように制御するので、ソフトウ
ェアによつ【同様の処理を行なうのと比較し、処理速度
を速くする仁とができる。したがって入力データのＩｔ
ンゾリング周期内でのデータ処理量が多くなり、反射音
と相当するデータを多数形成することが可能とな砂、自
然な感じの残響効果を生じさせることがてきる。
に依れけ、ネクスＦアｒレスコンシローツを設け、ハー
ドウェアによってディレーメモリーのアドレスを第５図
に示すフローチャーＦのように制御するので、ソフトウ
ェアによつ【同様の処理を行なうのと比較し、処理速度
を速くする仁とができる。したがって入力データのＩｔ
ンゾリング周期内でのデータ処理量が多くなり、反射音
と相当するデータを多数形成することが可能とな砂、自
然な感じの残響効果を生じさせることがてきる。
なお、上述の一実施例では、）ツブアドレスとして使用
する７Ｆレスの上限のものにｌを加えたものを使用して
いるが、上限のものを用いても嵐く、その場合に瞠、現
にリード／ライ）動作がなされているアドレスが）ツブ
アドレスに到達したかどうかの比較がなされる。
する７Ｆレスの上限のものにｌを加えたものを使用して
いるが、上限のものを用いても嵐く、その場合に瞠、現
にリード／ライ）動作がなされているアドレスが）ツブ
アドレスに到達したかどうかの比較がなされる。
第１図は残響付加装置の基本的構成を示すゾロツク図、
第−回状この発明を適用しうるディジタル残響付加装置
の全体の構成を示すブロック図、第３１祉デイレーメモ
リーのアドレス制御の説明に用いる路線図、第弘図はこ
の発明の一実施例のブロック図、第５図社この発明の一
実施例の動作説Ｑｌｌｋ用いるフ四−チヤード、第を図
はこめ発明の一実施例におけるメモリーの内容を示す路
線図である。 １・−・・・・・・・・・入力端子、２・・・・・・・
・・−・出力端子、１２・・・−・・−・マイクロコン
ピユー）、２０・・・−・・−・・−５”４Ｖ −メモ
リー、２１・・・・・・・・・−・メモリー、２３・・
・・・・・・・・・・演算装置、２４・・・・・・・・
・・・・乗算器。 代理人 杉 浦 正 知 第８図
第−回状この発明を適用しうるディジタル残響付加装置
の全体の構成を示すブロック図、第３１祉デイレーメモ
リーのアドレス制御の説明に用いる路線図、第弘図はこ
の発明の一実施例のブロック図、第５図社この発明の一
実施例の動作説Ｑｌｌｋ用いるフ四−チヤード、第を図
はこめ発明の一実施例におけるメモリーの内容を示す路
線図である。 １・−・・・・・・・・・入力端子、２・・・・・・・
・・−・出力端子、１２・・・−・・−・マイクロコン
ピユー）、２０・・・−・・−・・−５”４Ｖ −メモ
リー、２１・・・・・・・・・−・メモリー、２３・・
・・・・・・・・・・演算装置、２４・・・・・・・・
・・・・乗算器。 代理人 杉 浦 正 知 第８図
Claims (1)
- 遅延用のメモリーのライトアドレス及びリードアドレス
を制御することにより所定の遅延量を得るようＫした信
号処理装置において、上記遅延用を定める第１及び第２
のアドレスと上記遅延用のメモリーの一うイＦアドレス
及びリード７Ｆレスとをアレレスコン）ロールメモリー
に記憶し、上記遅延用のメモリーに対して貌出し、書込
みを行な５毎に上記アドレスコントロールメモリーに貯
えられている上記アドレスを夫々複数のレジスタに貌出
し、このレジスタに貯えられる上記ライトアドレス及び
リードアドレスが第一のアＦレスＩＩｃＨ達したかどう
かを比較し、この比較により上記遅延用のメモリーのラ
イ）アドレス及びリードアドレスの制御を行なうように
した信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56173579A JPS5875314A (ja) | 1981-10-29 | 1981-10-29 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56173579A JPS5875314A (ja) | 1981-10-29 | 1981-10-29 | 信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5875314A true JPS5875314A (ja) | 1983-05-07 |
Family
ID=15963182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56173579A Pending JPS5875314A (ja) | 1981-10-29 | 1981-10-29 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5875314A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60192412A (ja) * | 1984-03-14 | 1985-09-30 | Hitachi Ltd | 有限インパルスレスポンスディジタルフィルタのフィルタリング方法 |
| EP0357034A2 (en) * | 1988-08-30 | 1990-03-07 | Nec Corporation | Audio signal processing system performing balance control in both amplitude and phase of audio signal |
| JPH0580772A (ja) * | 1991-07-12 | 1993-04-02 | Yamaha Corp | アドレツシング演算回路 |
-
1981
- 1981-10-29 JP JP56173579A patent/JPS5875314A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60192412A (ja) * | 1984-03-14 | 1985-09-30 | Hitachi Ltd | 有限インパルスレスポンスディジタルフィルタのフィルタリング方法 |
| EP0357034A2 (en) * | 1988-08-30 | 1990-03-07 | Nec Corporation | Audio signal processing system performing balance control in both amplitude and phase of audio signal |
| JPH0580772A (ja) * | 1991-07-12 | 1993-04-02 | Yamaha Corp | アドレツシング演算回路 |
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