JPH0157799B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は残響音付加装置に関し、特にデイジ
タルメモリを利用して自然な残響音を得るように
した残響音付加装置に関するものである。 従来において、残響音を電子回路によつて付加
する装置としては、BBD（Bucket Brigade
Device）やCCD（Charge Coupled Device）など
のアナログ遅延素子を使用したものがある。しか
し、このようなアナログ遅延素子を使用した装置
では、残響時間を長くするほど、すなわちアナロ
グ遅延素子の直列接続段数を増加するほど出力信
号レベルが低下してＳ／Ｎ比の低下が顕著にな
り、自然な残響音を得ることができないという欠
点があつた。また、残響時間はアナログ遅延素子
の直列接続段数によつて一義的に決定されてしま
うため、残響時間を一度設定してしまうと、その
後簡単に変更することができないという欠点があ
つた。 この発明は上記のような欠点に鑑みなされたも
ので、その目的は、自然音に極めて近い残響音が
得られ、しかもその残響特性を簡単に変更するこ
とができる反射残響音付加装置を提供することに
ある。 このために第１の発明は、入力信号に対して初
期反射音形成のための遅延および残響音形成のた
めの遅延を行なう遅延手段と、初期反射音形成の
ための第１の係数群および残響音形成のための第
２の係数群が記憶されている係数メモリと、初期
反射音形成のための処理を実行する第１のプログ
ラムおよび残響音形成のための処理を実行する第
２のプログラムが記憶されているプログラムメモ
リと、上記初期反射音形成のために遅延された入
力信号および残響音形成のために遅延された入力
信号に対して所定の演算を行なう演算手段と、上
記プログラムメモリから供給される第１のプログ
ラムに従い、上記演算手段に対して上記第１の係
数群を供給するとともに該第１の係数群と上記初
期反射音形成のために遅延された入力信号とを用
い時分割演算にて初期反射音を形成せしめ、上記
プログラムメモリから供給される第２のプログラ
ムに従い、上記演算手段に対して上記第２の係数
群を供給するとともに該第２の係数群と上記残響
音形成のために遅延された入力信号とを用い時分
割演算にて残響音を形成せしめる制御手段とを備
えたものである。 第２の発明は、入力信号に対して所定時間の遅
延を行なう複数領域個別利用可能なデータメモリ
と、初期反射音形成のための第１の係数群および
残響音形成のための第２の係数群が記憶されてい
る係数メモリと、初期反射音形成のための処理を
実行する第１のプログラムおよび残響音形成のた
めの処理を実行する第２のプログラムが記憶され
ているプログラムメモリと、発生すべき残響音の
残響特性を定める遅延時間情報を発生する遅延時
間情報発生手段と、上記遅延時間情報発生手段か
ら供給される遅延時間情報に従い、上記データメ
モリから初期反射音形成のための遅延入力信号お
よび残響音形成のための遅延入力信号を読出すア
ドレス情報を発生するアドレス情報発生手段と、
上記データメモリから供給される初期反射音形成
のための遅延入力信号および残響音形成のための
遅延入力信号に対して所定の演算を行なう演算手
段と、上記プログラムメモリから供給される第１
のプログラムに従い、上記演算手段に対して上記
第１の係数群を供給するとともに該第１の係数群
と上記初期反射音形成のための遅延入力信号とを
用い時分割演算にて初期反射音を形成せしめ、上
記プログラムメモリから供給される第２のプログ
ラムに従い、上記演算手段に対して上記第２の係
数群を供給するとともに該第２の係数群と上記残
響音形成のための遅延入力信号とを用い時分割演
算にて残響音を形成せしめる制御手段とを備えた
ものである。 以下、図面を用いてこの発明を詳細に説明す
る。 第１図はこの発明による残響音付加装置の一実
施例を示すブロツク図、第２図はこの実施例の構
成を機能的に表わした機能ブロツク図、第３図お
よび第４図はデイジタルメモリを用いて所望の遅
延時間の残響音を発生させるための遅延回路の基
本的構成を示すブロツク図である。 説明の便宜上、まず第３図および第４図に示す
遅延回路の基本的構成およびその動作を説明し、
次に第２図の機能ブロツク図により残響音の形成
過程を説明し、その次に第１図に示す実施例の具
体的構成および動作を説明する。 デイジタルメモリを用いた遅延回路の基本構成 デイジタルメモリに対し所定のサンプリング周
期T₀で順次サンプリングした入力楽音信号の振
幅データSPD（ｔ）を時間経過に従つて順次記憶
させるようにした場合、時刻（ｔ―ｉ）で記憶し
た振幅データSPD（ｔ―ｉ）をｉ時間経過した時
刻ｔで読出すには、サンプリング時刻がｔのとき
のアドレス情報ADR（ｔ）に対し、ｉ時間の間に
変化したアドレス間隔ΔADRを次の第(1)式また
は第(2)式で示す如く加算または減算し、時刻（ｔ
―ｉ）におけるアドレス情報ADR（ｔ―ｉ）を求
め、このアドレス情報ADR（ｔ―ｉ）をデイジタ
ルメモリのアドレス入力に与えれば良い。 ADR（ｔ―ｉ）＝ADR（ｔ）＋ΔADR ……(1) ADR（ｔ―ｉ）＝ADR（ｔ）−ΔADR ……(2) これによつて、時刻（ｔ―ｉ）で記憶させた振
幅データSPD（ｔ―ｉ）を ｉ＝ΔADR×T₀ ……(3) で表わされるｉ時間遅れて読出すことができる。
すなわち、所望の遅延時間ｉに対応するアドレス
間隔ΔADRを遅延時間情報として与えれば、時
刻（ｔ―ｉ）で記憶させた振幅データSPD（ｔ―
ｉ）をｉ時間遅れて読出すことができる。この場
合、上記第(1)式によつて時刻（ｔ―ｉ）における
アドレス情報ADR（ｔ―ｉ）を求めるものは、振
幅データSPD（ｔ）を時間経過に伴つて高位アド
レスから低位アドレスへ向けて順次記憶させる場
合に適用される。また、第(2)式によるものは、振
幅データSPD（ｔ）を低位アドレスから高位アド
レスへ向けて順次記憶させる場合に適用される。 従つて、この発明における遅延回路は、振幅デ
ータSPD（ｔ）を順次記憶するデイジタルメモリ
DMと、上記第(1)式または第(2)式で示される読出
し用のアドレス情報ADR（ｔ―ｉ）を形成するア
ドレス情報発生回路AGと、上記アドレス間隔
ΔADRを遅延時間情報DLDとして発生するデイ
レイレングスデータメモリDDMとが基本的に設
けられる。 第３図はこのような考え方に基づく遅延回路の
一例を示すブロツク図であつて、デイジタルメモ
リDM、アドレス情報発生回路AG、デイレイレ
ングスデータメモリDDM、乗算器Ｍを備えて
い。 デイジタルメモリDMは、第５図のタイムチヤ
ートに示すように、クロツクパルスφに従つて所
定周期T₀でサンプリングした振幅データSPD
（ｔ）を「０」〜「９」の各アドレスに高位アド
レス「９」側から低位アドレス「０」に向けて順
に記憶するものであり、例えばRAM（ランダム
アクセスメモリ）やシフトレジスタにより構成さ
れる。 このデイジタルメモリDMにおける振幅データ
SPD（ｔ）の書込みアドレスおよび読出しアドレ
スの指定は、アドレス情報発生回路AGによつて
行なわれる。すなわち、アドレス情報発生回路
AGはアドレスカウンタACと加算器ADとを備
え、サンプリング時刻の更新に伴つて値が更新さ
れる書込みアドレス情報ADR（ｔ）、ADR（ｔ＋
１）、ADR（ｔ＋２）、……ADR（ｔ＋１）を形成
すると共に、前述の第(1)式で表わされる読出しア
ドレス情報ADR（ｔ―ｉ）を形成し、これらをデ
イジタルメモリDMのアドレス情報DM・ADRと
して出力する。すなわち、アドレスカウンタAC
は周期T₀のクロツクパルスφをカウントし、そ
のカウント値を現在のサンプリング時刻ｔにおけ
る振幅データSPD（ｔ）の書込みアドレス情報
ADR（ｔ）として出力し、この情報ADR（ｔ）を
加算器ADに供給する。一方、デイレイレングス
データメモリDDMは所望の遅延時間ｉに対応す
る時間情報DLD（ΔADR＝ｉ／T₀）を加算器AD
の他の加算入力に供給する。すると、加算器AD
は当該サンプリング時刻ｔにおいて、まず前述の
第(1)式で表わされる演算を行いその演算値をｉ時
間前の振幅データSPD（ｔ―ｉ）の読出しアドレ
ス情報ADR（ｔ―ｉ）として出力し、続いてアド
レスカウンタACの出力情報ADR（ｔ）をそのま
ま現在時刻ｔにおける振幅データSPD（ｔ）の書
込みアドレス情報ADR（ｔ）として出力する。 これによつて、デイジタルメモリDMからは、
時刻ｔにおいて、ｉ時間前の時刻（ｔ―ｉ）で記
憶させた振幅データSPD（ｔ―ｉ）が読出される
と共に、現在時刻ｔにおける振幅データSPD
（ｔ）がアドレス情報ADR（ｔ）で指定されるア
ドレスに記憶される。 このようにしてデイジタルメモリDMからｉ時
間遅れて読出された振幅データSPD（ｔ―ｉ）
は、乗算器Ｍにおいて振幅レベル制御用の係数Ｋ
が乗算されてレベル制御される。そして、レベル
制御された振幅データＫ・SPD（ｔ―ｉ）は図示
しないDA変換器によりアナログ信号に変換され
る。このような動作は各サンプリング時刻毎に行
なわれる。この結果、入力楽音よりｉ時間遅れた
残響音を発生させることができる。この場合、１
つのサンプリング時間において異なる複数の遅延
時間情報DLDを時分割で順次与えれば、同一サ
ンプリング時間内に遅延時間の異なる複数の残響
音に関する情報を取り出すことができる。従つ
て、この発明の実施例では、第３図に示す遅延回
路は、周囲の壁などの反射体への距離の差によつ
て振幅レベルや遅延時間がランダムに異なる複雑
な残響特性の初期反射音を形成するために利用さ
れる。 第４図は遅延回路の他の例を示すブロツク図で
あつて、この例の遅延回路はアドレス情報発生回
路AGのアドレスカウンタACをプリセツト型の
ダウンカウンタで構成する。そしてアドレスカウ
ンタACに対して所望の遅延時間ｉに対応する遅
延時間情報DLDをプリセツトしてこのプリセツ
ト値（DLD）からダウンカウント動作させるこ
とにより、該アドレスカウンタACから出力され
るアドレス情報ADR（ｔ）、ADR（ｔ＋１）、……
ADR（ｔ＋ｉ）の繰り返し周期が遅延時間情報
DLDにより指定される遅延時間と一致するよう
にし、現在時刻ｔにおける振幅データSPD（ｔ）
を記憶させるべきアドレスからｉ時間前に記憶さ
せた振幅データSPD（ｔ―ｉ）を読出すようにし
たものである。 換言すれば、デイジタルメモリDMが第４図の
如く10語で構成される場合にはアドレス間隔の最
大値が「10」となるため、最大で10・T₀時間遅
れた振幅データSPD（ｔ―10）を読出すことが可
能であるが、所望の遅延時間ｉを例えば６・T₀
とする場合、アドレスカウンタACの出力情報
DM・ADRを５、４、３、２、１、０、５、…
…０の繰り返しとし、デイジタルメモリDMにお
いて使用するアドレスの範囲を所望の遅延時間ｉ
（ｉ＝６・T₀）に対応して縮小し、現在時刻ｔに
おいてサンプリングした振幅データSPD（ｔ）を
書込もうとするアドレスを、ちようどｉ時間前の
振幅データSPD（ｔ―ｉ）を書込んだアドレスに
一致させ、現在時刻ｔにおける振幅データSPD
（ｔ）を書込むべきアドレスからｉ時間前に書込
んだ振幅データSPD（ｔ―ｉ）を読出すようにし
たものである。このために、この第４図の遅延回
路では、アドレスカウンタACの出力情報DM・
ADRが「０」から「９」に変化したことを検出
し、この検出信号によりデイレイレングスデータ
メモリDDMから出力されている時間情報DLDを
アドレスカウンタACにプリセツトする最大値検
出回路MXDが設けられている。 一方、この第４図の遅延回路は、現在時刻ｔに
おいてサンプリングした振幅データSPD（ｔ）を
そのままデイジタルメモリDMに書込まず、ｉ時
間前の振幅データSPD（ｔ―ｉ）を所定割合いで
帰還し、その帰還値Ｋ・SPD（ｔ―ｉ）と現在時
刻ｔにおいてサンプリングした振幅データSPD
（ｔ）との加算値を書込むようにしたものである。
このために、デイジタルメモリDMから読出され
たｉ時間前の振幅データSPD（ｔ―ｉ）に係数Ｋ
を乗算してデイジタルメモリDMのデータ入力側
に帰還する乗算器Ｍと、乗算器Ｍの出力データ
Ｋ・SPD（ｔ―ｉ）と現在時刻ｔの振幅データ
SPD（ｔ）とを加算し、その加算値「SPD（ｔ）＋
Ｋ・SPD（ｔ―ｉ）」をデイジタルメモリDMのデ
ータ入力に供給する加算器ADとが設けられてい
る。 従つて、このように構成された遅延回路におい
ては、所望の遅延時間ｉを６・T₀とする場合、
アドレスカウンタACには該カウンタACの出力情
報DM・ADRが「０」から最大値（この例では
「９」）に変化した時点で、 DLD＝６−１＝５ で表わされる遅延時間情報DLDがプリセツトさ
れる。これによつて、アドレスカウンタACはサ
ンプリング時刻の進行に伴つて（サンプリング周
期T₀毎に）５、４、３、２、１、０、５、……
０という具合に変化するアドレス情報DM・
ADRを繰り返し出力するようになる。そして、
各サンプリング時刻においては、アドレス情報
DM・ADRで指定されるアドレスに記憶されて
いるｉ時間前の振幅データSPD（ｔ―ｉ）がまず
読出され、続いてこの読出しアドレスと同一アド
レスに対しｉ時間前の振幅データSPD（ｔ―ｉ）
と現在時刻ｔでサンプリングした振幅データ
SPD（ｔ）とを所定割合いで加算したデータ
「SPD（ｔ）＋Ｋ・SPD（ｔ―ｉ）」が書込まれる。 従つて、このように構成した遅延回路では、現
在のサンプリング時刻ｔにおける振幅データ
SPD（ｔ）の書込みアドレスとｉ時間前の振幅デ
ータSPD（ｔ―ｉ）の読出しアドレスとが同一
で、かつｉ時間前の振幅データSPD（ｔ―ｉ）が
帰還されているため、振幅レベルや遅延時間が規
則的に変化する残響音に関するデータを取り出す
ことができる。従つて、この発明の実施例では、
第４図に示す遅延回路は初期反射音発生後の規則
的残響特性の残響音を発生するために用いられて
いる。 なお、振幅データSPDに係数Ｋを乗算してい
くと、最終的に得られる残響音に関するデータは
元の振幅データSPDよりレベルが大きくなつて
しまうため、実際にはこの残響音に関するデータ
は減衰器を通して残響音の出力部に導かれる。 この場合、係数Ｋを「−１＜Ｋ＜０」とするよ
うにすれば、減衰器を必要としない。 次に、第２図に示す機能ブロツク図を用いて残
響音の形成過程を説明する。 残響音の形成過程 まず、第２図の実施例における残響音の形成過
程は、振幅レベルおよび遅延時間がランダムに変
化する初期反射音を形成する過程と、この初期反
射音に続く、振幅レベルおよび遅延時間が規則的
に変化する残響音を形成する過程とに大別され
る。そして、ここではこれらの初期反射音および
残響音は互いに独立した遅延回路系列で形成する
ように構成されている。 第２図において、入力楽音信号を所定周期T₀
でサンプリングした振幅データSPD（ｔ）は第１
の遅延回路系列である初期反射音形成部１に供給
される。 初期反射音形成部１は、第３図に示した遅延回
路を利用したもので、2048語の記憶アドレスを有
するメモリＤ０と、現在のサンプリング時刻ｔに
おいて上記メモリＤ０から読出した互いに遅延時
間の異なるi_o時間（ｎ＝１〜10）前の10種類の振
幅データSPD（ｔ―i₁）、SPD（ｔ―i₂）、……SPD
（ｔ―i₁₀）に対して任意の振幅レベル制御用係数
K_o（ｎ＝１〜10）を乗算する乗算器Ｍ１〜Ｍ１０
と、これら乗算器Ｍ１〜Ｍ１０の乗算値出力
K₁・SPD（ｔ―i₁）、K₂・SPD（ｔ―i₂）、……
K₁₀・SPD（ｔ―i₁₀）の総和 ₁₀ 〓ⁿ⁼¹ K_o・SPD（ｔ―i_o）を求め、該総和₁₀ 〓ⁿ⁼¹ K_o ・SPD（ｔ―i_o）を現在時刻ｔにおける初期反射
音の瞬時値ECH（ｔ）として出力する加算器
SUMとから構成されている。 なお、加算器SUMは、上記総和 ₁₀ 〓ⁿ⁼¹ K_o・SPD（ｔ―i_o）を次のサンプリング 時刻（ｔ＋１）まで一時記憶するレジスタＲ０を
内蔵している。 このような構成の初期反射音形成部１におい
て、現在時刻ｔでサンプリングされた入力楽音の
振幅データSPD（ｔ）は、メモリＤ０の2048語の
記憶アドレスのうち現在時刻ｔに対応したアドレ
スに書込まれる。次に、加算器SUM内のレジス
タＲ０には前回のサンプリング時刻（ｔ―１）に
おける総和₁₀ 〓ⁿ⁼¹ K_o・SPD（ｔ―−１−i_o）が記憶さ
れているため、このレジスタＲ０の内容がリセツ
トされる。次に、i_o時間前の10種類の振幅データ
SPD（ｔ―i₁）〜SPD（ｔ―i₁₀）のうち、遅延時間
i₁の振幅データSPD（ｔ―i₁）をメモリＤ０から読
出すため、遅延時間i₁に対応するメモリＤ０のア
ドレスが指定され、該アドレスからi₁時間前にサ
ンプリングした振幅データSPD（ｔ―i₁）が読出
される。この場合、i₁時間前の振幅データSPD
（ｔ―i₁）を読出すためのアドレスは前述した第
(1)式によつて求められる。 このようにして読出された遅延時間i₁の振幅デ
ータSPD（ｔ―i₁）は、乗算器Ｍ１に入力されこ
の乗算器Ｍ１において遅延時間i₁の第１反射音
ECH₁に対応する振幅レベル制御用の係数K₁と乗
算される。そして、その乗算値K₁・SPD（ｔ―i₁）
は加算器SUMに入力され、レジスタＲ０の現在
値と加算され、その加算値はレジスタＲ０に再び
記憶される。この場合、レジスタＲ０の内容は、
現在時刻ｔの振幅データSPD（ｔ）の書込みの直
後にリセツトされているため、この時レジスタＲ
０に書込まれる内容はデータK₁・SPD（ｔ―i₁）
となる。 このようにして、遅延時間i₁の振幅データSPD
（ｔ―i₁）の読出し処理およびレベル制御処理が
終了すると、すなわち第１反射音ECH₁に関する
処理が終了すると、次に遅延時間i₂の第２反射音
ECH₂に関する振幅データSPD（ｔ―i₂）の読出し
処理およびレベル制御処理が第１反射音ECH₁の
形成処理と同様にして行なわれる。この結果、加
算器SUM内のレジスタＲ０には、第１反射音
ECH₁に関するデータK₁・SPD（ｔ―i₁）と第２
反射音ECH₂に関するデータK₂・SPD（ｔ―i₂）
との加算値「K₁・SPD（ｔ―i₁）＋K₂・SPD（ｔ―
i₂）」が記憶される。 このような処理は第３反射音ECH₃〜第10反射
音ECH₁₀についても同様に行なわれる。この結
果、レジスタＲ０には第１反射音ECH₁〜第10反
射音ECH₁₀に関する振幅データK₁・SPD（ｔ―i₁）
〜K₁₀・SPD（ｔ―i₁₀）の総和 ₁₀ 〓ⁿ⁼¹ K_o・SPD（ｔ―i_o）が記憶される。 そして、この総和₁₀ 〓ⁿ⁼¹ K_o・SPD（ｔ―i_o） は第１反射音ECH₁〜第10反射音ECH₁₀からなる
初期反射音の瞬時値ECH（ｔ）としてスイツチ回
路SWを介して出力される。 スイツチ回路SWは、次の第１表に示すよう
に、１サンプリング周期T₀内の初期反射音の形
成処理時間T_aにおいてはレジスタＲ０の出力を
選択出力し、初期反射音の形成処理後の時間T_b
においては第２の遅延回路系列の出力を選択出力
するものである。

【表】 このスイツチ回路SWによつて選択出力される
情報タECH（ｔ）は、図示しないDA変換器にお
いてアナログ信号に変換された後スピーカに加え
られ、入力楽音に対する初期反射音として発音さ
れる。 従つて、第１反射音ECH₁〜第10反射音ECH₁₀
の遅延時間i_oおよび振幅レベル制御用の係数K_oを
それぞれ異ならせることにより、第６図に示すよ
うに振幅レベルおよび遅延時間がランダムに変化
する初期反射音を得ることができる。 ここで、入力楽音のサンプリング周期T₀を
0.04ms（25KHz）とした場合、現在時刻ｔの振幅
データSPD（ｔ）の書込みアドレスADR（ｔ）よ
り例えば1626語離れたアドレスに記憶されている
振幅データSPD（ｔ−1626）を読出した場合、そ
の遅延時間ｉは ｉ＝1626×0.04≒65ms となり、入力楽音より約65ms遅れた初期反射音
ECH_oを発生させることができる。 一方、入力楽音を所定周期T₀でサンプリング
した振幅データSPD（ｔ）は、初期反射音発生後
の残響音を形成する第２の遅延回路系列にも供給
される。 この第２の遅延回路系列は、振幅データSPD
（ｔ）をｊ時間遅らせてバンドパスフイルタBPF
に供給する遅延用のメモリＤ１０と、このメモリ
Ｄ１０から供給される遅延時間ｊの振幅データ
SPD（ｔ―ｊ）の所定周波数帯域成分のみを通過
させるローパスフイルタLPFおよびハイパスフ
イルタHPFとから成るデイジタル型のバンドパ
スフイルタBPFと、該バンドパスフイルタBPF
を通過した振幅データSPD（ｔ―ｊ）に基づき遅
延時間間隔の粗い残響音データRVD¹を形成する
櫛型フイルタ構成の第１残響音形成部２と、前記
残響音データRVD¹に基づき遅延時間間隔が密な
残響音データRVD²を形成するオールパスフイル
タ構成の第２残響音形成部３とから構成されてい
る。 このような構成において、現在時刻ｔでサンプ
リングした振幅データSPD（ｔ）は、メモリＤ１
０における2048語の記憶アドレスのうち現在時刻
ｔに対応したアドレスADR（ｔ）に書込まれる。
次に、メモリＤ１０に記憶した振幅データSPD
（ｔ）のうち、ｊ時間前のデータSPD（ｔ―ｊ）
を読出すため、遅延時間ｊに対応するメモリＤ１
０のアドレスが指定され、該アドレスからｊ時間
前にサンプリングした振幅データSPD（ｔ―ｊ）
が読出される。この場合、ｊ時間前の振幅データ
SPD（ｔ―ｊ）を読出すためのアドレスは、初期
反射音の形成の場合と同様に、前述した第(1)式に
よつて求められる。遅延時間ｊは、メモリＤ１０
のアドレスの大きさに応じた値から０まで任意に
設定でき、かつ初期反射音の設定とも全く無関係
に設定できるが、一般的な残響とする場合、第10
反射音ECH₁₀に関する遅延時間i₁₀よりやや大き
く（ｊ＞i₁₀）設定されている。 このようにしてメモリＤ１０から読出された遅
延時間ｊの振幅データSPD（ｔ―ｊ）はローパス
フイルタLPFの乗算器Ｍ１１に入力され、ここ
において所定の係数K₁₁と乗算される。そして、
その乗算値K₁₁・SPD（ｔ―ｊ）はレジスタＲ１
に一時記憶される。次に、１語の記憶アドレスを
有するメモリSD０から１サンプリング時間
（１・T₀）前に書込まれた振幅データSPD（ｔ―
ｊ−１）が読出され、このデータSPD（ｔ―ｊ−
１）に所定の係数K₁₂が乗算器Ｍ１２において乗
算される。次に、乗算器Ｍ１２の乗算値出力
K₁₂・SPD（ｔ―ｊ−１）とレジスタＲ１に一時
記憶されているｊ時間前の振幅データK₁₁・SPD
（ｔ―ｊ）とが加算され、その加算値「K₁₂・
SPD（ｔ−ｊ−１）＋K₁₁・SPD（ｔ―ｊ）」は再び
レジスタＲ１に一時記憶されると共に、レジスタ
Ｒ２にも一時記憶される。次に、現在時刻ｔより
１サンプリング時間（１・T₀）前に書込まれた
振幅データSPD（ｔ―ｊ−１）がメモリSD０から
再び読出され、このデータSPD（ｔ−ｊ−１）に
所定の係数K₁₃が乗算器Ｍ１３において乗算され
る。そして、この乗算値K₁₃・SPD（ｔ−ｊ−１）
はレジスタＲ２に一時記憶されている値「K₁₂・
SPD（ｔ―ｊ−１）＋K₁₁・SPD（ｔ―ｊ）」と加算
され、その加算値 K₁₂・SPD(t-j-1) ＋K₁₁・SPD(t-j) ＋K₁₃・SPD(t-j-1) はレジスタＲ２に再び一時記憶される。次に、レ
ジスタＲ１に一時記憶されている値「K₁₂・SPD
（ｔ−ｊ−１）＋K₁₁・SPD（ｔ−ｊ）」を次のサン
プリング周期（ｔ＋１）で使用するため、この値
「K₁₂・SPD（ｔ−ｊ−１）＋K₁₁・SPD（ｔ−ｊ）」
がメモリSD０に書込まれる。 このような動作が各サンプリング周期T₀毎に
行なわれることにより、ローパスフイルタLPF
のレジスタＲ２からは所定帯域の高周波成分を除
去したｊ時間前の振幅データSPD（ｔ―ｊ）が出
力され、この振幅データSPD（ｔ―ｊ）はハイパ
スフイルタHPFに送られる。 すると、ハイパスフイルタHPFでは、バーパ
スフイルタの場合と同様にしてｊ時間前の振幅デ
ータSPD（ｔ―ｊ）から所定帯域の低周波成分の
除去が行なわれる。 すなわち、ローパスフイルタLPFのレジスタ
Ｒ２の出力データSPD（ｔ―ｊ）は乗算器Ｍ１４
に入力され、この乗算器Ｍ１４において所定の係
数K₁₄と乗算される。そして、その乗算値K₁₄・
SPD（ｔ−ｊ）はレジスタＲ３に一時記憶され
る。次に、１語の記憶アドレスを有するメモリ
SD１から１サンプリング時間（１・T₀）前に書
込まれた振幅データSPD（ｔ―ｊ−１）が読出さ
れ、このデータSPD（ｔ―ｊ−１）に所定の係数
K₁₅が乗算器Ｍ１５において乗算される。次に、
乗算器Ｍ１５から得られた乗算値K₁₅・SPD（ｔ
−ｊ−１）はレジスタＲ３に一時記憶されている
ｊ時間前の振幅データK₁₄・SPD（ｔ−ｊ）と加
算され、その加算値「K₁₄・SPD（ｔ−ｊ）＋
K₁₅・SPD（ｔ−ｊ−１）」はレジスタＲ３に一時
記憶されると共に、レジスタＲ４にも一時記憶さ
れる。次に、現在時刻ｔより１サンプリング時間
（１・T₀）前に書込まれたデータSPD（ｔ―ｊ−
１）がメモリSD１から再び読出され、この読出
しデータSPD（ｔ―ｊ−１）に所定の係数K₁₆が
乗算器Ｍ１６において乗算される。そして、この
乗算値K₁₆・SPD（ｔ−ｊ−１）はレジスタＲ４
に一時記憶されている値「K₁₄・SPD（ｔ−ｊ）＋
K₁₅・SPD（ｔ−ｊ−１）」と加算され、その加算
値 K₁₆・SPD(t-j-1) ＋K₁₄・SPD(t-j) ＋K₁₅・SPD(t-j-1) はレジスタＲ４に一時記憶される。次に、レジス
タＲ３に一時記憶されている値「K₁₄・SPD（ｔ
−ｊ）＋K₁₅・SPD（ｔ−ｊ−１）」を次のサンプ
リング周期（ｔ＋１）で使用するため、この値
「K₁₄・SPD（ｔ−ｊ）＋K₁₅・SPD（ｔ−ｊ−１）」
がメモリSD１に書込まれる。 このような動作がサンプリング周期T₀毎に行
なわれることにより、ハイパスフイルタHPFの
レジスタＲ４からは所定帯域の低周波成分を除去
したｊ時間前の振幅データSPD（ｔ―ｊ）が出力
される。 なお、ローパスフイルタLPFのレジスタＲ１
は、該レジスタの内容をメモリSD０に書込んだ
後は次のサンプリング周期まで使用しないので、
ハイパスフイルタHPFのレジスタＲ３と共用す
ることができる。 このようにして、所定帯域の低周波成分および
高周波成分の除去されたｊ時間前の振幅データ
SPD（ｔ―ｊ）は第１残響音形成部２に入力され
る。 第１残響音形成部２は、遅延時間の異なる櫛型
フイルタ構成の遅延回路２Ａ，２Ｂ，２Ｃが３回
路並列に設けられている。３個の遅延回路２Ａ，
２Ｂ，２Ｃを並列に設けているのは、櫛型フイル
タ構成の遅延回路の周波数特性が単独の場合には
第７図の記号Ａ，Ｂ，Ｃで示す如く波状となつて
しまうのでこれを平坦化するためである。すなわ
ち、遅延時間の異なる３個の遅延回路２Ａ，２
Ｂ，２Ｃを並列に設けることにより、全体として
の周波数特性を第７図の記号Ｄで示すように平坦
化することができる。この場合、平坦化の度合い
は遅延回路の並列接続数を増加するほど良くな
る。 この実施例では、遅延回路２Ａの遅延時間が最
も長く、次に遅延回路２Ｂの遅延時間が長く、遅
延回路２Ｃの遅延時間が最も短く設定されてい
る。そして、各遅延回路２Ａ，２Ｂ，２Ｃは遅延
時間の設定が異なるのみで、その構成は全て同一
である。従つて、図においては、回路２Ｂおよび
２Ｃについては乗算器、レジスタ、メモリの番号
を示すのみで、遅延回路２Ａのみを詳細に図示し
ている。 このような構成の第１残響音形成部２におい
て、バンドパスフイルタBPFを通過したｊ時間
前の振幅データSPD（ｔ―ｊ）には、まず乗算器
Ｍ１７において振幅レベル制御用の係数K₁₇が乗
算される。そして、その乗算値K₁₇・SPD（ｔ−
ｊ）は乗算器Ｍ１７内のレジスタＲ５に一時記憶
される。次に、2048語の記憶アドレスを有するメ
モリＤ１にx₁時間前に書込まれた振幅データ
SPD（ｔ―x₁）を読出すため、遅延時間x₁に対応
するメモリＤ１のアドレスが指定される。これに
よつて、メモリＤ１からx₁時間前の振幅データ
SPD（ｔ―x₁）が読出される。そして、この振幅
データSPD（ｔ―x₁）は加算器SUMに供給され、
この加算器SUMにおいて他のメモリＤ２，Ｄ３
の出力データおよび遅延回路２Ｂ，２Ｃのメモリ
Ｄ４〜Ｄ６，Ｄ７〜Ｄ９の出力データと加算さ
れ、該加算器SUM内のレジスタＲ１１に一時記
憶される。この場合、メモリＤ１〜Ｄ９の読出し
動作はメモリＤ１からＤ９まで順に時分割で行な
われるようになつており、メモリＤ１の読出し動
作時には他のメモリＤ２〜Ｄ９からはデータが出
力されていない。このため、加算器SUM内のレ
ジスタＲ１１への書込み内容は、メモリＤ１から
読出されたデータSPD（ｔ―x₁）となる。 一方、メモリＤ１から読出された振幅データ
SPD（ｔ―x₁）は乗算器Ｍ１８において振幅レベ
ル制御用の係数K₁₈が乗算された後メモリＤ１の
入力側に帰還される。そして、この乗算値K₁₈・
SPD（ｔ−x₁）は現在時刻ｔにおいてレジスタＲ
５に一時記憶させたデータK₁₇・SPD（ｔ−ｊ）
と加算され、その加算値 K₁₇・SPD(t-j)＋K₁₈・SPD(t-x₁) はレジスタＲ６に一時記憶される。次に、レジス
タＲ６に記憶された振幅データ「K₁₇・SPD（ｔ
−ｊ）＋K₁₈・SPD（ｔ−x₁）」は、x₁時間前の振
幅データSPD（ｔ―x₁）が記憶されていたアドレ
スと同一アドレスに書込まれる。この後、レジス
タＲ６の内容はリセツトされる。レジスタＲ６の
内容をリセツトするのは、このレジスタＲ６を次
の段階でメモリＤ２の系統の処理に兼用している
ためである。 このようにしてメモリＤ１の系統の処理が終了
すると、次にメモリＤ２の系統の処理が同様にし
て行なわれる。 すなわち、2048個のアドレスを有するメモリＤ
２にx₂時間前に書込まれた振幅データSPD（ｔ―
x₂）を読出すため、遅延時間x₂に対応するメモリ
Ｄ２のアドレスが指定される。これによつて、メ
モリＤ２からx₂時間前にサンプリングした振幅デ
ータSPD（ｔ―x₂）が読出される。そして、この
振幅データSPD（ｔ―x₂）は加算器SUMにおいて
レジスタＲ１１の内容（メモリＤ１から読出され
た内容）SPD（ｔ―x₁）と加算され、その加算値
「SPD（ｔ―x₁）＋SPD（ｔ―x₂）」はレジスタＲ１
１に一時記憶される。 一方、メモリＤ２から読出された振幅データ
SPD（ｔ―x₂）は乗算器Ｍ１９において振幅レベ
ル制御用の係数K₁₈が乗算された後、メモリＤ２
の入力側に帰還される。そして、その乗算値
K₁₉・SPD（ｔ−x₂）はレジスタＲ５に一時記憶
されている値K₁₇・SPD（ｔ−ｊ）と加算され、
その加算値「K₁₇・SPD（ｔ−ｊ）＋K₁₉・SPD（ｔ
−x₂）」はレジスタＲ６に一時記憶される。この
レジスタＲ６に記憶されたデータ「K₁₇・SPD
（ｔ―ｊ）＋K₁₉・SPD（ｔ−x₂）」は、x₂時間前の
データSPD（ｔ―x₂）が記憶されていたアドレス
と同一アドレスに記憶される。この後、レジスタ
Ｒ６の内容はリセツトされる。 次に、メモリＤ３の系統の処理がメモリＤ２の
系統の処理と同様にして行なわれる。 従つて、メモリＤ１〜Ｄ３の系統の処理を終了
した段階では、メモリＤ３の系統の遅延時間をx₃
とすると、レジスタＲ１１に記憶される内容は、 SPD(t―x₁)＋SPD (t―x₂)＋SPD(t―x₃) となり、またメモリＤ３に記憶される内容は K₁₇・SPD(t-j)＋K₂₀・SPD(t-x₃) となる。 このような処理は遅延回路２Ｂ，２Ｃにおいて
も同様に行なわれる。 従つて、遅延回路２ＢにおけるメモリＤ４，Ｄ
５，Ｄ６の各系統の遅延時間をそれぞれx₄，x₅，
x₆とし、また遅延回路２ＣにおけるメモリＤ７，
Ｄ８，Ｄ９の各系統の遅延時間をそれぞれx₇，
x₈，x₉とすると、遅延回路２Ａ〜２Ｃの全ての処
理を終了した段階におけるレジスタＲ１１の内容
は、 RVD¹＝₉ 〓ⁿ⁼¹ SPD（ｔ―x_o） ＝SPD（ｔ―x₁）＋SPD（ｔ―x₂）＋
SPD（ｔ―x₃） ＋SPD（ｔ―x₄）＋SPD（ｔ―x₅）＋
SPD（ｔ―x₆） ＋SPD（ｔ―x₇）＋SPD（ｔ―x₈）＋
SPD（ｔ―x₉） となる。この結果、初期反射音に続き、第８図に
示すように遅延時間間隔が粗く、そして振幅レベ
ルおよび遅延時間が規則的に変化する残響音が得
られる。なお、第８図においては、時間関係が複
雑になるため、遅延回路２Ａについてのみ残響音
を図示している。 以上のようにして形成された遅延時間間隔の粗
い残響音データRVD¹は、第２残響音形成部３に
入力される。 第２残響音形成部３は、周波数特性が平坦なオ
ールパス型フイルタ構成の遅延回路３Ａ，３Ｂ，
３Ｃが直列に設けられている。 ３個の遅延回路３Ａ，３Ｂ，３Ｃを直列に設け
ているのは、第１残響音形成部２において得られ
た残響音データRVD¹より密な遅延時間間隔の残
響音データRVD²を形成するためである。従つ
て、この第２残響音形成部３における各遅延回路
３Ａ，３Ｂ，３Ｃの遅延時間は、第１残響音形成
部２における各遅延回路２Ａ，２Ｂ，２Ｃの遅延
時間よりも短く設定される。そして、各遅延回路
３Ａ，３Ｂ，３Ｃは遅延時間の設定が異なるのみ
でその構成は全て同じである。従つて、図におい
ては、遅延回路３Ｂ，３Ｃについては乗算器、レ
ジスタ、メモリの番号を示すのみで、遅延回路３
Ａについてのみ詳細構成を示している。 まず、第２残響音形成部２から出力される残響
音データRVD¹は遅延回路３ＡのレジスタＲ１２
に供給されるが、このデータRVD¹をレジスタＲ
１２に記憶させる前に、まず512語の記憶アドレ
スを有するメモリMD０にy₁時間前に書込まれた
データRVD₂（ｔ―y₁）を読出すため、遅延時間
y₁時間に対応するメモリMD０のアドレスが指定
される。これによつて、メモリMD０からy₁時間
前に書込まれたデータRVD¹（ｔ―y₁）が読出さ
れる。次に、このデータRVD¹（ｔ―y₁）には乗
算器Ｍ３０において、振幅レベル制御用の係数
K₃₀が乗算され、その乗算値K₃₀・RVD¹（ｔ−y₁）
はメモリMD０の入力側に帰還される。そして、
次にこの帰還データK₃₀・RVD¹（ｔ―y₁）と第１
残響音形成部２から現在時刻ｔに供給されるデー
タRVD¹（ｔ）とが加算され、その加算値「RVD¹
（ｔ）＋K₃₀・RVD¹（ｔ―y₁）」はレジスタＲ１２
に一時記憶される。次に、遅延時間y₁に対応する
メモリMD0のアドレスが再び指定され、メモリ
MD０からy₁時間前に書込まれたデータRVD¹（ｔ
―y₁）が再び読出され、その読出しデータRVD¹
（ｔ―y₁）がレジスタＲ１３に一時記憶される。
次に、レジスタＲ１２に一時記憶されたデータ
「RVD¹（ｔ）＋K₃₀・RVD¹（ｔ―y₁）」と振幅レベ
ル制御用の定数K₂₉が乗算器Ｍ２９において乗算
される。そして、その乗算値 K₂₉・｛RVD¹（ｔ）＋K₃₀・RVD¹（ｔ―y₁）｝ はレジスタＲ１３に一時記憶されている値RVD¹
（ｔ―y₁）と加算され、その加算値 RVD¹（ｔ―y₁）＋K₂₉・｛RVD¹（ｔ）＋K₃₀・
RVD¹（ｔ―y₁）｝ はレジスタＲ１３に一時記憶される。次に、レジ
スタＲ１２に一時記憶されているデータ「RVD
（ｔ）＋K₃₀・RVD¹（ｔ―y₁）」を現在時刻ｔより
y₁時間遅れたサンプリング時刻（ｔ＋y₁）におい
て使用するため、該データ「RVD¹（ｔ）＋K₃₀・
RVD¹（ｔ―y₁）」はy₁時間前のデータRVD¹（ｔ―
y₁）が記憶されていたアドレスと同一アドレスに
書込まれる。 このようにして遅延回路３Ａによる処理が終了
すると、レジスタＲ１３に記憶されたデータ RVD¹（ｔ―y₁）＋K₂₉・｛RVD¹（ｔ）＋K₃₀・
RVD¹（ｔ―y₁）｝は遅延回路３Ｂに送られ、この
遅延回路３Ｂにおいて回路３Ａの場合と同様の処
理が行なわれる。 ここで、遅延回路３Ａ，３Ｂ，３Ｃの出力デー
タをRVD^2A，RVD^2B，RVD^2Cで表わし、回路３
Ｂの遅延時間をy₂、回路３Ｃの遅延時間をy₃とす
ると、回路３Ａ，３Ｂ，３ＣのレジスタＲ１３，
Ｒ１５，Ｒ１７の出力データは次の第(4)式〜第(6)
式によつて表わされる。 RVD^2A＝RVD¹（ｔ―y₁）＋K₂₉・｛RVD¹（ｔ）＋
K₃₀・RVD¹（ｔ―y₁）｝ ……(4) RVD^2B＝RVD^2A（ｔ―y₂）＋K₃₁・｛RVD^2A（ｔ）
＋K₃₂・RVD^2A（ｔ―y₂）｝ ……(5) RVD^2C＝RVD^2B（ｔ―y₃）＋K₃₃・｛RVD^2B（ｔ）
＋K₃₄・RVD^2B（ｔ―y₃）｝ ……(6) そして、遅延回路３Ｃの出力データRVD^2Cは
初期反射音に続く残響音を発生させるためのデー
タとしてスイツチ回路SWを経由して出力され
る。 ここで、各遅延回路３Ａ，３Ｂ，３Ｃの遅延時
間を、 y₁＞y₂＞y₃ の関係に設定した場合、第９図に示すように遅延
時間間隔の密な残響音を形成することができる。
すなわち、遅延回路３Ａは第１残響音形成部２で
形成された遅延時間間隔の粗い残響音データ
RVD¹に基づき、第１残響音形成部２の遅延時間
間隔よりも短い時間間隔y₁で第１の残響音データ
RVD^2Aを形成し、遅延回路３Ｂは回路３Ａの遅
延時間間隔y₁よりもさらに短い時間間隔y₂で第２
の残響音データRVD^2Bを形成する。このため、
遅延回路３Ａ〜３Ｃにおける残響音の形成処理が
進行するに伴つて遅延時間間隔の密な残響音が形
成されるようになる。 なお、遅延回路３Ａ，３Ｂ，３Ｃにおけるレジ
スタＲ１２，Ｒ１４，Ｒ１６は、自己の回路に関
する処理が終了した後は次のサンプリング周期ま
で使用しないので、時分割的に共用することがで
きる。 次に、第１図に示す実施例の具体的構成および
動作について説明する。なお、以下の説明では、
第１図に示す装置が上述した第２図の機能にした
がつて残響音の形成を行なうものとして述べる。 実施例の具体的構成 第１図に示す実施例の反射残響音付加装置は、
大別すると、記憶部１０、時間情報発生部２０、
アドレス情報発生部３０、演算部４０とから構成
されている。 記憶部１０は、第４図における遅延用のデイジ
タルメモリDMに相当するもので、ここでは複数
のメモリブロツクを有するデータメモリ１００と
ラツチ１０１とから構成されている。データメモ
リ１００においては、複数のメモリブロツクを利
用して、第１０図に示すように、１語（16ビツ
ト）のメモリSD０〜SD１５と、512語（１語は
16ビツト）のメモリMD０〜MD１５と、2048語
（１語は16ビツト）のメモリＤ０〜Ｄ１５が設け
られている。そして、このメモリSD０〜SD１
５，MD０〜MD１５，Ｄ０〜Ｄ１５に記憶すべ
きデータは演算部４０から与えられ、データの記
憶アドレスおよび読出しアドレスはアドレス情報
発生部３０から出力されるアドレス情報DM・
ADRによつて指定され、また各メモリSD０〜Ｄ
１５から読出されたデータはラツチ１０１を介し
て演算部４０に供給される構成になつている。 時間情報発生部２０は第４図におけるデイレイ
レングスデータメモリDDMに相当するものであ
り、パラメータ指定回路２００とデイレイレング
スデータメモリ２０１とを備え、ここではデイレ
イレングスデータメモリ２０１はパラメータ指定
回路２００からの指示により、残響特性の異なる
８種類の残響音（初期反射音も含む）それぞれに
対応して各データ遅延用のメモリＤ０〜Ｄ１５，
MD０〜MD１５に関する遅延時間情報DLD^m
〔ｎ〕（ｎ：Ｄ０〜Ｄ１５，MD０〜MD１５のメ
モリを指示、ｍ：１〜８の種類を指示）のうちい
ずれか１つの種類を選択的に出力するように構成
されている。すなわち、デイレイレングスデータ
メモリ２０１は、第１１図に示すように、データ
遅延用のメモリＤ０〜Ｄ１５，MD０〜MD１５
それぞれに対応したメモリブロツクMB（Ｄ０）
〜MB（Ｄ１５），MB（MD０）〜MB（MD１５）
を備え、この各メモリブロツクMB（Ｄ０）〜
MB（MD１５）はそれぞれ上述した８種類の残
響音に対応して８つの記憶アドレス「０」〜
「７」を有し、各メモリブロツクMB（Ｄ０）〜
MB（MD１５）の各記憶アドレス「０」〜「７」
にはそれぞれ異なる遅延時間情報DLD¹〔Ｄ０〕
〜DLD⁸〔Ｄ０〕，DLD¹〔Ｄ１〕〜DLD₈〔Ｄ１〕，
……DLD¹〔Ｄ１５〕〜DLD⁸〔Ｄ１５〕，DLD¹
〔MD０〕〜DLD⁸〔MD０〕，……DLD¹〔MD１５〕
〜DLD⁸〔MD１５〕が予め記憶されている。そし
て、発生すべき残響音の残響特性を指示する３ビ
ツト構成のパラメータ指示回路２００から供給さ
れ、さらにメモリMD０〜MD１５，Ｄ０〜Ｄ１
５のメモリ番号「０〜15」を指定する４ビツト構
成のメモリ番号情報DL_o（ｎ：０〜15）およびメ
モリの種別「Ｄ，MD，SD」を指定する２ビツ
ト構成のメモリ種別情報DL_K（ｋ：Ｄ，MD，
SD）が上位アドレス情報としてアドレス情報発
生部から供給されると、情報DL_oおよびDL_kで指
定されるメモリブロツク（MB（Ｄ０）〜MB
（MD１５）のうち１つ）のうち、情報PSLで指
定される記憶アドレス（「０」〜「７」のうち１
つ）に記憶されている遅延時間情報DLD^m〔ｎ〕
が読出され、パラメータ指定回路２００で指定し
た所望の残響特性の残響音の遅延時間関係を規定
する情報としてアドレス情報発生部３０へ供給さ
れる。なお、メモリSD０〜SD１５については、
遅延時間が固定（１・T₀）であるため、このメ
モリSD０〜SD１５に対する遅延時間情報は必要
としない。また、パラメータ指定回路２００から
は、パラメータ指定情報PLSとともに、８種類の
残響音を形成するための制御プログラムのうち所
望の制御プログラムの１つを選択する３ビツト構
成のプログラム選択情報PGSが出力される。 次に、アドレス情報発生部３０は、時間情報発
生部２０から出力される遅延時間情報DLD^m〔ｎ〕
およびプログラム選択情報PGSと、制御プログ
ラムの１ステツプの周期を定めるマスタクロツク
パルスφ₀とに基づき、所望の残響特性の残響音
を形成するためのデータメモリ１００に対するア
ドレス情報DM・ADRを発生すると共に、各部
回路の動作を制御する各種の制御信号を発生する
ものであり、プログラムメモリ３００、プログラ
ムカウンタ３０１、プログラムデコードメモリ３
０２、制御信号出力レジスタ３０３、セレクタ３
０４、アドレスカウンタ３０５、ラツチ３０６、
減算回路３０７、最大値検出回路３０８、アドレ
ス情報出力回路３０９とを備えている。 プログラムメモリ３００には、８種類の残響特
性の残響音を形成するために８種類の制御プログ
ラムが予め記憶されており、どの種類の制御プロ
グラムを出力すべきかはパラメータ指定回路２０
０からのプログラム選択情報PGSによつて指定
される。そして、指定された制御プログラムの内
容はマスタクロツクパルスφ₀をカウントするプ
ログラムカウンタ３０１の出力情報PCによつて
１ステツプ毎に順次読出される。 この場合、第２図で説明した初期反射音形成部
１、バンドパスフイルタBPF、第１残響音形成
部２、第２残響音形成部３の全ての処理を１サン
プリング周期（T₀）内で終了させるために、サ
ンプリング周波数を25KHz、マスタクロツクパル
スφ₀の周波数を4.8MHzとすると、１つの制御プ
ログラムのステツプ数は4800／25＝192以内で構成さ れ、この192ステツプの制御プログラム内容が各
サンプリング周期T₀毎に実行される。そして、
各ステツプにおける制御プログラムとしては、第
２表に示すように、１ステツプが16ビツトの情報
から成るタイプ１、タイプ２、タイプ３の３種類
の内容が準備されており、初期反射音の形成、フ
イルタ処理、残響音の形成はこれら３種類の制御
プログラムの出力順序および各ビツト情報の内容
を適宜組合せることによつて行なわれる。

【表】 この場合、16ビツトから成る１ステツプの制御
プログラムは、情報OF・ADR_o，RG_o，DL_o，
ADR〔K_o〕の如く制御信号出力レジスタ３０３
を介してそのまま出力されるものと、メモリの書
込み制御信号WR１などの如くプログラムデコー
ドメモリ３０２によつてデコードされた後制御信
号出力レジスタ３０３を介して出力されるものと
が有り、後者はオペレーシヨンコードOPCとし
てプログラムメモリ３００からプログラムデコー
ドメモリ３０２に与えられる。なお、第２表の内
容の詳細については全体の動作説明とともに後述
する。 一方、アドレスカウンタ３０５は第１２図に示
すように遅延用のメモリＤ０〜Ｄ１５、MD０〜
MD１５のそれぞれに対応したアドレスカウンタ
AC（Ｄ０）〜AC（Ｄ１５），AC（MD０）〜AC
（MD１５）を備えている。このアドレスカウン
タ３０５における各カウンタAC（Ｄ０）〜AC（Ｄ
１５），AC（MD０）〜AC（MD１５）は、メモ
リ番号情報DL_oおよびメモリ種別情報DL_kによつ
て選択的に動作状態とされる。情報DL_oおよび
DL_kによつて動作状態となつたアドレスカウンタ
AC（ｎ）（ｎ：Ｄ０〜Ｄ１５，MD０〜MD１５）
のカウント出力情報ADR〔ｎ〕はラツチ３０６を
介してアドレス情報出力回路３０９へ供給される
と共に、減算回路３０７へ供給される。この場
合、アドレスカウンタAC（ｎ）の出力情報ADR
〔ｎ〕はメモリＤ０〜Ｄ１５，MD０〜MD１５
のうちメモリＤ０〜Ｄ１５が2048語のアドレス長
となつているため、2048語までのアドレス範囲を
指定できるように11ビツトで構成されている。な
お、アドレスカウンタ３０５はRAMから構成さ
れる。 減算回路３０７は、ラツチ３０６を介して入力
されたアドレスカウンタAC（ｎ）の出力内容
ADR〔ｎ〕から「１」を減じ、その減算値
「ADR〔ｎ〕−１」を次のサンプリング周期（ｔ＋
１）において使用するためセレクタ３０４のＡ側
入力に帰還する。同時に、最大値検出回路３０８
に供給する。最大値検出回路３０８は第４図の検
出回路MXDに相当するものであり、メモリ番号
情報DL_oおよびメモリ種別情報DL_kにより指定さ
れたアドレスカウンタAC（ｎ）の出力情報ADR
〔ｎ〕から「１」を減じた情報「ADR〔ｎ〕−１」
が最大値（全ビツトが“１”）に達したことを検
出すると、セレクタ３０４に対しＢ側入力を選択
させるセレクト制御信号SLBを出力する。セレ
クタ３０４においては、Ａ側入力に減算回路３０
７の出力情報「ADR〔ｎ〕−１」が入力され、Ｂ
側入力にデイレイレングスデータメモリ２０１の
出力情報DLD^m〔ｎ〕が入力され、その出力はア
ドレスカウンタ３０５のデータ入力に供給されて
情報DL_o，DL_kにより指定されるアドレスカウン
タAC（ｎ）に対して書込み制御信号WR３により
書込まれる（プリセツトされる）構成となつてい
る。従つて、情報DL_o，DL_kにより指定されたア
ドレスカウンタAC（ｎ）においては、最大値検出
回路３０８からセレクト制御信号SLBが発生さ
れていない条件では、１サンプリング周期毎に現
在値ADR〔ｎ〕から「１」を減じた値「ADR
〔ｎ〕−１」が書込まれることになり、その出力情
報ADR〔ｎ〕は時間経過とともに「０」の方向へ
減少する。ところが、値「ADR（ｎ）−１」が最
大値になると、最大値検出回路３０８からセレク
ト制御信号SLBが発生されるため、アドレスカ
ウンタAC（ｎ）にはセレクタ３０４を介して遅延
時間情報DLD^m〔ｎ〕が入力され、書込み制御信
号WR３により書込まれる。従つて、アドレスカ
ウンタAC（ｎ）の内容は、セレクト制御信号
SLBの発生により「DLD^m〔ｎ〕」になつた後、サ
ンプリング時刻の経過とともに「０」の方向へ順
次変化するものとなる。すなわち、セレクタ３０
４、アドレスカウンタ３０５、ラツチ３０６、減
算回路３０７、最大値検出回路３０８とから成る
部分では、情報DL_o，DL_kで指定されるアドレス
カウンタAC（ｎ）において遅延時間情報DLD^m
〔ｎ〕に対応する遅延時間に等しい周期で一巡す
るアドレス情報ADR〔ｎ〕が形成される。 このアドレス情報ADR〔ｎ〕はアドレス情報出
力回路３０９へ供給される。 アドレス情報出力回路３０９は、メモリSD０
〜SD１５、メモリＤ０〜Ｄ１５、メモリMD０
〜MD１５に対する情報の読出しおよび書込みの
ためのアドレス情報を出力するものである。この
アドレス情報出力回路３０９は、メモリＤ０から
i_o時間遅れた情報を読出して初期反射音ECH（ｔ）
を形成する場合には、第１反射音ECH₁〜第10反
射音ECH₁₀の各遅延時間i_oに対応する11ビツトの
アドレス情報OF・ADR_o（制御信号出力レジスタ
３０３から出力される）を下位アドレス情報と
し、その上位にメモリ番号情報DL_oおよびメモリ
種別情報DL_kを付加し、この１組の情報OF・
ADR_o，DL_o，DL_kをアドレス情報DM・ADRと
して出力する。また、現在時刻でサンプリングし
た振幅データSPD（ｔ）をメモリＤ０に書込む場
合、メモリＤ０に対応するアドレスカウンタAC
（Ｄ０）の出力情報ADR〔Ｄ０〕を下位アドレス
情報とし、その上位にメモリＤ０を指定する情報
DL_o（＝DL₀）およびDL_k（＝DL_D）を付加し、こ
の１組の情報ADR〔Ｄ０〕，DL_o，DL_kをアドレス
情報DM・ADRとして出力する。また、メモリ
SD０〜SD１５に対して振幅データの書込みおよ
び読出しを行う場合、下位アドレス情報の全ビツ
トを“０”とし、その上位にメモリSD０〜SD１
５を指定する情報DL_o（＝DL₀〜DL₁₅）および
DL_k（DL_SD）を付加してアドレス情報DM・ADR
として出力する。また、残響音RVD¹，RVD²を
形成する場合には、メモリＤ１〜Ｄ１５、MD０
〜MD１５のそれぞれに対応するアドレスカウン
タAC（Ｄ１）〜AC（Ｄ１５）、AC（MD０）〜AC
（MD１５）の各出力情報ADR〔Ｄ１〕〜ADR〔Ｄ
１５〕，ADR〔MD０〕〜ADR〔MD１５〕を下位
アドレス情報とし、その上位に情報DL_oおよび
DL_kを付加し、これら１組の情報ADR〔ｎ〕，
DL_o，DL_kをアドレス情報DM・ADRとして出力
する。この場合、情報DL_oおよびDL_kの下位に情
報OF・ADR_oを付加すべき時には制御信号出力
レジスタ３０３から制御パルスGP１が出力され
る。また、情報DL_oおよびDL_kの下位に付加する
下位アドレス情報の全ビツトを“０”にすべき時
には、制御信号出力レジスタ３０３から制御パル
スGP２が出力される。 なお、アドレス情報出力回路３０９は、情報
DL_oおよびDL_kを一時記憶するレジスタを内部に
備えている。 次に、演算部４０は、メモリＤ０〜Ｄ１５，
MD０〜MD１５，SD０〜SD１５に記憶させる
データおよび各メモリから読出したデータの振幅
レベル制御を行うもので、係数メモリ４００、セ
レクタ４０１、演算回路４０２、テンポラリレジ
スタ４０３、ラツチ４０４とを備えている。 係数メモリ４００は、デイレイレングスデータ
メモリと同様、残響特性の異なる８種類の残響音
に対応して８個のメモリブロツクを有し、各メモ
リブロツクには各種類別の残響音を形成するため
に必要な一組の係数K_o（ｎ：１〜32）が予め記憶
されている。そして、パラメータ指定回路２００
からパラメータ指定情報PSLが供給され、かつ係
数K_oを指定するアドレス情報ADR〔K_o〕が制御
信号出力レジスタ３０３から供給されると、情報
PSLで指定されるメモリブロツクのうち情報
ADR〔K_o〕で指定されるアドレスから係数K_oが
読出され、演算回路４０２の演算入力(A)に供給さ
れる構成になつている。 セレクタ４０１は、Ａ側入力にサンプルホール
ド回路SPHによりサンプリングされた入力楽音
の振幅データSPD（ｔ）が入力され、Ｂ側入力に
記憶部１０からの読出しデータMRDが入力さ
れ、Ｃ側入力にラツチ４０４を介してテンポラリ
レジスタ４０３の出力データRGDが入力されて
おり、これらの入力データSPD（ｔ），MRD，
RGDは制御信号出力レジスタ３０３から出力さ
れるセレクト制御信号SL１（２ビツト構成）に
よつていずれか１つが選択され、演算回路４０２
の演算入力(X)に供給されている。 演算回路４０２は、演算入力(A)に係数メモリ４
００から読出された係数K_oが入力され、演算入
力(B)にラツチ４０４を介してテンポラリレジスタ
４０３の出力データRGDが入力され、演算入力
（Ｘ）にセレクタ４０１の選択出力データ（SPD
（ｔ），MRD，RGD）が入力され、制御信号出力
レジスタ３０３から出力される演算制御信号
CTL（３ビツト構成）により、 (Y)＝(A)・(X)＋(B) ……(7-1) (Y)＝(X)＋(B) ……(7-2) (Y)＝(X) ……(7-3) (Y)＝(B) ……(7-4) (Y)＝(O) ……(7-5) の演算を実行し、その演算値(Y)をテンポラリレ
ジスタ４０３、記憶部１０、出力レジスタ５００
に供給する構成になつている。 テンポラリレジスタ４０３は、初期反射音
ECH（ｔ）、残響音RVD¹，RVD²の形成過程にお
ける演算回路４０２の演算値(Y)を一時記憶し、
その記憶内容をレジスタ出力データRGDとして
セレクタ４０１のＣ側入力および演算回路４０２
の演算入力(B)に帰還するもので、５ビツト構成の
レジスタ指定情報RG_o（ｎ：１〜32）により指定
される32個のレジスタＲ０〜Ｒ３１を有し、入力
データは情報RG_oにより指定されたレジスタＲ０
〜Ｒ３１に対し書込み制御信号WR１の制御によ
つて書込まれる。 次に、出力レジスタ５００は、演算回路４０２
の演算値(Y)として得られた初期反射音の瞬時値
ECH（ｔ）および初期反射音に続く残響音の瞬時
値RVD（ｔ）を書込み制御信号WR２によつて取
込み、この取込みデータを減衰器５０１を介して
DA変換器（DAC）５０２に供給する。 なお、セレクタ４０１におけるセレクト制御信
号SL１および演算回路４０２における演算制御
信号CTLは、制御信号出力レジスタ３０３から
出力されるオペレーシヨンコードOPCに含まれ
るものである。 次に、以上の構成の動作について説明する。 動作説明 ａ 初期反射音の形成動作 初期反射音BCH（ｔ）を形成する場合、 (1) まず、現在時刻ｔでサンプリングした入力楽
音の振幅データSPD（ｔ）をメモリＤ０に書込
むため、 SL１；SELECT(A) CTL；(Y)＝(X) で示される内容のセレクト制御信号SL１およ
び演算制御信号CTLがオペレーシヨンコード
OPCとして制御信号出力レジスタ３０３から
出力される。これによつて、セレクタ４０１は
サンプリングホールド回路SPHから出力され
る振幅データSPD（ｔ）を演算回路４０２の演
算入力(X)に供給する。また、演算回路４０２
は、演算入力(X)に入力された振幅データSPD
（ｔ）を演算値(Y)として出力する。 (2) 次に、現在のサンプリング時刻（ｔ）に対応
したメモリＤ０のアドレスを指定した上、この
アドレスに演算回路４０２の出力データSPD
（ｔ）を書込むため、 DL_o；DL₀ DL_k；DL_D WR4；“１”（WRITE） L3；“１”（LATCH） で示される内容のメモリ種別情報DL_k、書込み
制御信号WR４、ラツチ制御信号Ｌ３がオペレ
ーシヨンコードOPCとして、またメモリ番号
情報DL_oが制御信号出力レジスタ３０３から出
力される。 これによつて、メモリＤ０に対応したアドレ
スカウンタAC（Ｄ０）の出力情報ADR〔Ｄ０〕
が現在時刻ｔの振幅データSPD（ｔ）を書込む
ための下位アドレス情報としてラツチ３０６に
ラツチされる。そして、このラツチされた下位
アドレス情報ADR〔Ｄ０〕は、アドレス情報出
力回路３０９においてその上位にメモリ番号情
報DL_o（＝DL₀）およびメモリ種別情報DL_k（＝
DL_D）が付加されてメモリＤ０に対する振幅デ
ータSPD（ｔ）の書込みアドレス情報DM・
ADRとして出力される。これにより、演算回
路４０２を介してメモリＤ０のデータ入力に与
えられている現在時刻ｔの振幅データSPD
（ｔ）は書込み制御信号WR４によつて現在時
刻ｔに対応したアドレスに書込まれる。 (3) 次に、各サンプリング時刻毎の初期反射音の
合成値を記憶するレジスタＲ０をクリアするた
め、 RG_o；Ｒ０ CTL；(Y)＝０ WR1；“１”（WRITE） で示される内容の演算制御信号CTL、書込み
制御信号WR１がオペレーシヨンコードOPCと
して、またレジスタ番号情報RG_oが制御信号出
力レジスタ３０３から出力される。 これによつて、レジスタＲ０には「０」が書
込まれる。すなわち、レジスタＲ０はクリアさ
れる。 (4) 次に、第１反射音ECH₁を形成するため、 OF・ADR_o；OF・ADR₁ DL_k；DL_D GP1；“１” L2；“１”（LATCH） で示される内容のメモリ種別情報DL_k、制御パ
ルスGP１、ラツチ制御信号Ｌ２がオペレーシ
ヨンコードOPCとして、また第１反射音ECH₁
の遅延時間i₁に対応したアドレス情報OF・
ADR_oが制御信号出力レジスタ３０３から出力
される。この場合、アドレス情報出力回路３０
９には前記ステツプ３におけるメモリ番号情報
DL_o（＝DL₀）が保持されている。 これによつて、アドレス情報出力回路３０９
は、遅延時間i₁に対応したアドレス情報OF・
ADR₁を下位アドレス情報とし、メモリ番号情
報DL_o（＝DL₀）、メモリ種別情報DL_k（＝DL_D）
を上位アドレス情報とし、メモリＤ０からi₁時
間前に書込んだ振幅データSPD（ｔ−i₁）を読
出すためのアドレス情報DM・ADRとして出
力する。これにより、メモリＤ０からi₁時間前
の振幅データSPD（ｔ−i₁）が読出され、この
読出しデータSPD（ｔ−i₁）はラツチ制御信号
Ｌ２によつてラツチ１０１にラツチされる。 (5) 次に、レジスタＲ０の現在値をラツチ４０４
に転送するため、 RG_o；R0 Ｌ１；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１がオペレ
ーシヨンコードとして、またレジスタ番号情報
RG_oが制御信号出力レジスタ３０３から出力さ
れる。これによつて、レジスタＲ０の現在値は
ラツチ４０４に転送されて記憶される。 (6) 次に、i₁時間前の振幅データSPD（ｔ−i₁）に
振幅レベル制御用の係数K₁を乗算し、第１反
射音ECH₁に関する瞬時値K₁・SPD（ｔ−i₁）
を得るため、 ADR〔K_o〕；ADR〔K₁〕 SL１；SELECH(B) CTL；(A)・(X)＋(B)＝(Y) で示されるセレクト制御信号SL１、演算制御
信号CTLがオペレーシヨンコードOPCとして、
また定数読出し用のアドレス情報ADR〔K_o〕
が制御信号出力レジスタ３０３から出力され
る。 これによつて、係数メモリ４００から第１反
射音ECH₁に関する係数K₁が読出されて演算回
路４０２の演算入力(A)に供給される。また、セ
レクタ４０１は、Ｂ側選択入力にラツチ１０１
から供給されているi₁時間前の振幅データSPD
（ｔ−i₁）を選択し、該データSPD（ｔ−i₁）を
演算回路４０２の演算入力(X)に供給する。ま
た、演算回路４０２は (Y)＝(A)・(X)＋(B)＝K₁・SPD（ｔ−i₁）＋〔Ｒ
０〕 で示される演算を行なう。この場合、レジスタ
Ｒ０の内容は前述のステツプ(3)においてクリア
されているため、ここでは第１反射音ECH₁に
関する瞬時値K₁・SPD（ｔ−i₁）が演算回路４
０２の演算値(Y)として得られる。 (7) 次に、第１反射音ECH₁の瞬時値K₁・SPD
（ｔ−i₁）をレジスタＲ０に転送して記憶させ
るため、 RG_o；R0 WR１；“１”（WRITE） で示される内容の書込み制御信号WR１がオペ
レーシヨンコードOPCとして、またレジスタ
番号情報RG_oが制御信号出力レジスタ３０３か
ら出力される。 これによつて、演算回路４０２の出力データ
（Ｙ）＝K₁・SPD（ｔ−i₁）がレジスタＲ０に書込
まれる。 ここまでのステツプを終了することにより、
レジスタＲ０には第１反射音ECH₁の瞬時値
K₁・SPD（ｔ−i₁）が得られる。 (8) 次に、第２反射音ECH₂〜第10反射音ECH₁₀
に関する瞬時値K₂・SPD（ｔ−i₂）〜K₁₀・
SPD（ｔ−i₁₀）が前述のステツプ(4)〜(7)と同様
にして形成される。従つて、第10反射音ECH₁₀
に関するステツプ(7)の動作を終了した段階で
は、レジスタＲ０には第１反射音ECH₁〜第10
反射音ECH₁₀の瞬時値の総和 ₁₀ 〓ⁿ⁼¹ K_o・SPD（ｔ−i_o）が得られる。 そして、この総和₁₀ 〓ⁿ⁼¹ K_o・SPD（ｔ−i_o） は出力レジスタ５００に対して書込み制御信号
WR２によつて書込まれ、減衰器５０１に転送さ
れる。 ｂ フイルタ動作 フイルタ動作を行う場合 (1) まず、メモリＤ１０からｊ時間前の振幅デー
タSPD（ｔ−ｊ）を読出すため、 DL_o；DL₁₀ DL_k；DL_D Ｌ３；“１”（LATCH） Ｌ２；“１”（LATCH） で示される内容のメモリ種別情報DL_k、ラツチ
制御信号Ｌ３，Ｌ２がオペレーシヨンコード
OPCとして、またメモリ番号情報DL_oが制御信
号出力レジスタ３０３から出力される。 これによつて、メモリＤ１０に対応したアド
レスカウンタAC（Ｄ１０）の出力情報ADR〔Ｄ
１０〕がｊ時間前の振幅データSPD（ｔ−ｊ）
を読出すための下位アドレス情報としてラツチ
３０６にラツチされる。そして、このラツチさ
れた下位アドレス情報ADR〔Ｄ１０〕は、アド
レス情報出力回路３０９においてその上位にメ
モリ番号情報DL_o（＝DL₁₀）およびメモリ種別
情報DL_k（＝DL_D）が付加されてデータメモリ
１００のメモリＤ１０に対して振幅データ
SPD（ｔ−ｊ）の読出しアドレス情報DM・
ADRとして出力される。これにより、メモリ
Ｄ１０からｊ時間前の振幅データSPD（ｔ−
ｊ）が読出され、この読出しデータSPD（ｔ−
ｊ）はラツチ制御信号Ｌ２によりラツチ１０１
にラツチされる。 (2) 次に、現在時刻ｔでサンプリングした振幅デ
ータSPD（ｔ）を振幅データSPD（ｔ−ｊ）の
読出しアドレスと同一アドレスに書込むため、 SL１；SELECT(A) CTL；(Y)＝(X) で示される内容のセレクト制御信号SL１およ
び演算制御信号CTLがオペレーシヨンコード
OPCとして制御信号出力レジスタ３０３から
出力される。これによつて、セレクタ４０１は
サンプリングホールド回路SPHから出力され
る振幅データSPD（ｔ）を演算回路４０２の演
算入力(X)に供給する。また、演算回路４０２
は、演算入力(X)に入力された振幅データSPD
（ｔ）を演算値(Y)として出力する。 (3) 次に、振幅データSPD（ｔ）をメモリＤ１０
に書込むため、 DL_o；DL₁₀ DL_k；DL_D WR４；“１”（WRITE） Ｌ３；“１”（LATCH） で示される内容のメモリ種別情報DL_k、書込み
制御信号WR４、ラツチ制御信号Ｌ３がオペレ
ーシヨンコードOPCとして、またメモリ番号
情報DL_oが制御信号出力レジスタ３０３から出
力される。 これによつて、メモリＤ１０に対応したアド
レスカウンタAC（Ｄ１０）の出力情報ADR〔Ｄ
１０〕が現在時刻ｔの振幅データSPD（ｔ）を
書込むための下位アドレス情報としてラツチ３
０６にラツチされる。そして、このラツチされ
た下位アドレス情報ADR〔Ｄ１０〕は、アドレ
ス情報出力回路３０９においてその上位にメモ
リ番号情報DL_o（＝DL₁₀）令およびメモリ種別
情報DL_k（＝DL_D）が付加されてメモリＤ１０
に対する振幅データSPD（ｔ）の書込みアドレ
ス情報DM・ADRとして出力される。これに
より、演算回路４０２を介してメモリＤ１０の
データ入力に与えられている現在時刻ｔの振幅
データSPD（ｔ）は書込み制御信号WR４によ
つて現在時刻ｔに対応したアドレスに書込まれ
る。 (4) 次に、ローパスフイルタLPFにおいて、レ
ジスタＲ１の内容、係数K₁₁、ｊ時間前の振幅
データSPD（ｔ−ｊ）により、 〔Ｒ１〕＋K₁₁・SPD（ｔ−ｊ） を演算し、この演算値をレジスタＲ１に再び記
憶させるため、まず、 RG_o；Ｒ１ Ｌ１；“１”（LATCH） の内容で示されるラツチ制御信号Ｌ１がオペレ
ーシヨンコードOPCとして、またレジスタ番
号情報RG_oが制御信号出力レジスタ３０３から
出力され、レジスタＲ１の内容がラツチ４０４
に転送される。 (5) 次に、K₁₁・SPD（ｔ−ｊ）の演算を行うた
め、 ADR〔K_o〕；ADR〔K₁₁〕 SL１；SELECT(B) CTL；(Y)＝(A)・(X)＋(B) で示される内容のセレクト制御信号SL１、演
算制御信号CTLがオペレーシヨンコードOPC
として、また定数読出し用のアドレス情報
ADR〔K_o〕が制御信号出力レジスタ３０３か
ら出力される。 これによつて、係数メモリ４００から係数
K₁₁が読出されて演算回路４０２の演算入力(A)
に供給される。また、セレクタ４０１は先のｂ
―(1)のステツプでラツチ１０１にラツチされて
いる振幅データSPD（ｔ−ｊ）を選択し、演算
回路４０２の演算入力(X)に供給する。これに
よつて、演算回路４０２は、 (Y)＝(A)・(X)＋(B) ＝K₁₁・SPD（ｔ−ｊ）＋Ｒ１ の演算を行う。この場合、レジスタＲ１の内容
は前回のサンプリング時刻（ｔ−１）における
フイルタ処理が終了した段階でクリアされてい
るため、このステツプではK₁₁・SPD（ｔ−ｊ）
が演算値(Y)として得られる。 (6) 次に、この演算値(Y)＝K₁₁・SPD（ｔ−ｊ）
をレジスタＲ１に記憶させるため、 RG_o；Ｒ１ WR１；“１”（WRITE） の内容で示される書込み制御信号WR１がオペ
レーシヨンコードOPCとして、またレジスタ
番号情報RG_oが制御信号出力レジスタ３０３か
ら出力される。 これによつて、演算回路４０２の出力データ
K₁₁・SPD（ｔ−ｊ）がレジスタＲ１に記憶さ
れる。 (7) 次に、メモリSD０から（ｊ−１）時間前の
振幅データSPD（ｔ−ｊ−１）を読出すため、 DL_o；DL₀ DL_k；DL_SD GP２；“１” Ｌ２；“１”（LATCH） で示される内容のメモリ種別情報DL_k、ラツチ
制御信号Ｌ２、ゲートパルス信号GP２がオペ
レーシヨンコードODCとして、またメモリ番
号情報DL_oが制御信号出力レジスタ３０３から
出力される。すると、アドレス情報出力回路３
０９は、下位アドレス情報の全ビツトを“０”
にし、その上位にメモリ番号情報DL_o（＝DL₀）
およびメモリ種別情報DL_k（＝DL_SD）を付加し、
メモリSD０に対するアドレス情報DM・ADR
として出力する。これにより、メモリSD０か
ら（ｊ−１）時間前の振幅データSPD（ｔ−ｊ
−１）が読出され、ラツチ１０１にラツチされ
る。 (8) 次に、レジスタＲ１の内容K₁₁・SPD（ｔ−
ｊ）、係数K₁₂、ラツチ１０１にラツチされて
いる振幅データSPD（ｔ−ｊ−１）により K₁₂・SPD（ｔ−ｊ−１）＋〔Ｒ１〕 を演算し、この演算値をレジスタＲ１に再び記
憶させるため、まず RG_o；Ｒ１ Ｌ１；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１がオペレ
ーシヨンコードOPCとして、またレジスタ番
号情報RG_oが制御信号出力レジスタ３０３から
出力され、レジスタＲ１の内容K₁₁・SPD（ｔ
−ｊ）がラツチ４０４に転送される。 (9) 次に、K₁₂・SPD（ｔ−ｊ−１）＋〔Ｒ１〕の
演算を行うため、 ADR〔K_o〕；ADR〔K₁₂〕 SL１；SELECT(B) CTL；(Y)＝(A)・(X)＋(B) で示される内容の信号SL１，CTLがオペレー
シヨンコードOPCとして、またアドレス情報
ADR〔K_o〕が制御信号出力レジスタ３０３か
ら出力される。 これによつて、係数メモリ４００から係数
K₁₁が読出されて演算回路４０２の演算入力(A)
に供給される。また、セレクタ４０１はラツチ
１０１にラツチされている振幅データSPD（ｔ
−ｊ−１）を選択して演算回路４０２の演算入
力(X)に供給する。これによつて、演算回路４
０２は (Y)＝(A)・(X)＋(B) ＝K₁₂・SPD（ｔ−ｊ−１）＋K₁₁・SPD（ｔ
−ｊ） の演算値(Y)を出力する。そして、この演算値
（Ｙ）は次のステツプでレジスタＲ１およびＲ２
に記憶される。これにより、レジスタＲ１およ
びＲ２の内容は、 〔Ｒ１〕＝〔Ｒ２〕＝K₁₂・SPD（ｔ−ｊ−１）
＋K₁₁・SPD（ｔ−ｊ）となる。 (10) 次に、レジスタＲ２の内容、係数K₁₃、メモ
リSD０に記憶されている（ｊ−１）時間前の
振幅データSPD（ｔ−ｊ−１）により、K₁₃・
SPD（ｔ−ｊ−１）＋〔Ｒ２〕の演算を行うた
め、まず、前述のｂ―(7)のステツプと同様にし
て振幅データSPD（ｔ−ｊ−１）がメモリSD０
から読出され、ラツチ１０１にラツチされる。 (11) 次に、レジスタＲ２の内容をラツチ４０４に
転送するため、前述のｂ―(8)のステツプと同様
にしてレジスタＲ２の内容K₁₂・SPD（ｔ−ｊ
−１）＋K₁₁・SPD（ｔ−ｊ）がラツチ４０４へ
転送される。 (12) 次に、係数K₁₃を読出してK₁₃・SPD（ｔ−ｊ
−１）＋〔R2〕の演算を行うため、 ADR〔K_o〕；ADR〔K₁₃〕 SL１；SELECT(B) CTL；(Y)＝(A)・(X)＋(B) で示される内容の信号SL１，CTLがオペレー
シヨンコードOPCとして、またアドレス情報
ADR〔K_o〕が制御信号出力レジスタ３０３か
ら出力される。 これによつて、係数メモリ４００から係数
K₁₁が読出されて演算回路４０２の演算入力(A)
に供給される。また、セレクタ４０１はラツチ
１０１にラツチされている振幅データSPD（ｔ
−ｊ−１）を選択して演算回路４０２の演算入
力(X)に供給する。 これにより、演算回路４０２は (Y)＝(A)・(X)＋(B) ＝K₁₃・SPD（ｔ−ｊ−１） ＋K₁₂・SPD（ｔ−ｊ−１）＋K₁₁・S
PD（ｔ−ｊ） の演算値(Y)を出力する。そして、この演算値(Y)
は次のステツプでレジスタＲ２に記憶され、この
レジスタＲ２を介してハイパスフイルタHPFに
供給される。 (13) ローパスフイルタLPFにおける最終ステツ
プでは、レジスタＲ１の内容をメモリSD０に
書込み、次のサンプリング時刻（ｔ＋１）で使
用するため、まずレジスタＲ１の内容「K₁₂・
SPD（ｔ−ｊ−１）＋K₁₁・SPD（ｔ−ｊ）」が前
述のｂ―(8)のステツプと同様にしてラツチ４０
４に転送された後、演算回路４０２に(Y)＝(B)
の演算を行なわせ、その演算値「(Y)＝K₁₂・
SPD（ｔ−ｊ−１）＋K₁₁・SPD（ｔ−ｊ）」がメ
モリSD０に書込まれる。この書込み動作は、 DL_o；DL₀ DL_k；DL_SD GP２；“１” WR４；“１”（WRITE） で示される内容のオペレーシヨンコードOPC
とメモリ番号情報DL_oが制御信号出力レジスタ
３０３から出力されることによつて行なわれ
る。 ローパスフイルタLPFの動作が終了すると
次にハイパスフイルタHPFの動作が行なわれ
るが、このハイパスフイルタHPFの動作につ
いては説明を省略する。 次に、遅延時間間隔の粗い残響音RVD¹の形成
動作について説明する。 ｃ 残響音RVD¹の形成動作 残響音RVD¹を形成する場合、 (1) まず、ハイパスフイルタHPFのレジスタＲ
４の記憶データSPD（ｔ−ｊ）に係数K₁₇を乗
算し、その乗算値K₁₇・SPD（ｔ−ｊ）をレジ
スタＲ５に記憶させるため、 RG_o；R4 Ｌ１；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１およびレ
ジスタ番号情報RG_oが制御信号出力レジスタ３
０３から出力され、レジスタＲ４の内容SPD
（ｔ−ｊ）がラツチ４０４に転送される。 (2) 次に、K₁₇・SPD（ｔ−ｊ）を演算するため、 ADR〔K_o〕；ADR〔K₁₇〕 SL1；SELECT(C) CTL；(Y)＝(A)・(X) で示される内容のセレクト制御信号SL１、演
算制御信号CTL、係数読出し用のアドレス情
報ADR〔K_o〕が制御信号出力レジスタ３０３
から出力される。 これにより、係数メモリ４００から係数K₁₇
が読出されて演算回路４０２の演算入力(A)に供
給される。また、セレクタ４０１はラツチ４０
４にラツチされているデータSPD（ｔ−ｊ）を
選択して演算回路４０２の演算入力(X)に供給
する。 これにより、演算回路４０２は (Y)＝(A)・(X)＝K₁₇・SPD（ｔ−ｊ） の演算値(Y)を出力する。この演算値(Y)は次の
ステツプでレジスタＲ５に記憶される。 (3) 次に、メモリＤ１からx₁時間前の振幅データ
SPD（ｔ−x₁）を読出し、このデータSPD（ｔ
−x₁）とレジスタＲ１１の現在値とを加算し、
その加算値を再びレジスタＲ１１に記憶させる
ため、まず、 DL_o；DL₁ DL_k；DL_D Ｌ３；“１”（LATCH） Ｌ２；“１”（LATCH） で示される内容のラツチ制御信号Ｌ３，Ｌ２
と、メモリ番号情報DL_oおよびメモリ種別情報
DL_kが制御信号出力レジスタ３０３から出力さ
れる。 これにより、メモリＤ１に対応したアドレス
カウンタAC（Ｄ１）の出力情報ADR〔Ｄ１〕が
振幅データSPD（ｔ−x₁）を読出すための下位
アドレス情報としてラツチ３０６にラツチされ
る。そして、この下位アドレス情報ADR〔Ｄ
１〕はアドレス情報出力回路３０９においてそ
の上位にメモリ番号情報DL_oおよびメモリ種別
情報DL_kが付加されて、データメモリ１００に
対してメモリＤ１のアドレス情報DM・ADR
として出力される。これにより、メモリＤ１か
らx₁時間前の振幅データSPD（ｔ−x₁）が読出
され、ラツチ１０１にラツチされる。 (4) 次に、この読出しデータSPD（ｔ−x₁）とレ
ジスタＲ１１の現在値とを加算するため、レジ
スタＲ１１の内容がラツチ４０４に記憶された
後、 SL１；SELECT(B) CTL；(Y)＝(X)＋(B) で示される内容のセレクト制御信号SL１およ
び演算制御信号CTLが制御信号出力レジスタ
３０３から出力される。 すると、セレクタ４０１はラツチ１０１にラ
ツチされている振幅データSPD（ｔ−x₁）を選
択して演算回路４０２の演算入力(X)に供給す
る。これにより、演算回路４０２は (Y)＝(X)＋(B)＝〔R１1〕＋SPD(t-x₁) で示される演算値(Y)を出力する。この場合、
レジスタＲ１１の内容は前回のサンプリング時
刻（ｔ−１）における動作を終了した段階でク
リアされている。このため、このステツプ(4)に
おける演算値(Y)はSPD（ｔ−x₁）となる。こ
の後、演算値(Y)はレジスタＲ１１に転送され
て記憶される。 (5) 次に、メモリＤ１から振幅データSPD（ｔ−
x₁）を読出し、これに係数K₁₈を乗算し、さら
にその乗算値K₁₈・SPD（ｔ−x₁）とレジスタ
Ｒ５の内容「K₁₇・SPD（ｔ−ｊ）」との加算値
をレジスタＲ６に再び記憶させるため、まず前
述のｃ―(1)のステツプと同様にしてレジスタＲ
５の内容「K₁₇・SPD（ｔ−ｊ）」がラツチ４０
４に転送される。 (6) 次に、ラツチ１０１にラツチされている振幅
データSPD（ｔ−x₁）、ラツチ４０４にラツチ
されているデータ「K₁₇・SPD（ｔ−ｊ）」、係
数K₁₈とにより、 (Y)＝K₁₈・SPD（ｔ−x₁）＋K₁₇・SPD（ｔ−
ｊ） の演算を行うため、 ADR〔K_o〕；ADR〔K₁₈〕 SL１；SELECT(B) CTL；(Y)＝(A)・(X)＋(B) で示される内容のセレクト制御信号SL１、演
算制御信号CTL、係数読出し用のアドレス情
報ADR〔K_o〕が制御信号レジスタ３０３から
出力される。 これにより、係数メモリ４００から係数K₁₈
が読出されて演算回路４０２の演算入力(A)に供
給される。また、セレクタ４０１はラツチ１０
１にラツチされている振幅データSPD（ｔ−
x₁）を選択して演算回路４０２の演算入力(X)
に供給する。 これにより、演算回路４０２は (Y)＝(A)・(X)＋(B) ＝K₁₈・SPD（ｔ−x₁）＋K₁₇・SPD（ｔ−
ｊ） を出力する。そして、この演算値(Y)は次のス
テツプでレジスタＲ６を介してメモリＤ１の現
在時刻ｔに対応したアドレスに書込まれる。こ
の後、レジスタＲ６はメモリＤ２の系統の処理
を行うためクリアされる。 (7) 次に、メモリＤ２〜Ｄ９の各系統に関する処
理が前述のｃ―(3)〜ｃ―(6)のステツプと同様に
して行なわれる。そして、メモリＤ１〜Ｄ９の
各系統の処理を終了すると、レジスタＲ１１に
は RVD¹（ｔ）＝₉ 〓ⁿ⁼¹ SPD（ｔ−x_o） で表わされる残響音RVD¹に関する情報が得られ
る。 次に、遅延時間間隔の密な残響音RVD²の形成
動作について説明する。 ｄ 残響音RVD²の形成動作 残響音RVD²を形成する場合、 (1) まず、メモリMD０からy₁時間前の振幅デー
タRVD¹（ｔ−y₁）を読出すため、 DL_o；DL₀ DL_k；DL_MD Ｌ３；“１”（LATCH） Ｌ２；“１”（LATCH） で示される内容のラツチ制御信号Ｌ３，Ｌ１
と、メモリ番号情報DL_oおよびメモリ種別情報
DL_kが制御信号出力レジスタ３０３から出力さ
れる。これにより、アドレス情報出力回路３０
９において前述のｃ―(3)のステツプと同様にし
てメモリMD０に対するアドレス情報DM・
ADRが形成され、メモリMD０からy₁時間前
の振幅データRVD¹（ｔ−y₁）が読出される。
そして、このデータRVD¹（ｔ−y₁）はラツチ
１０１にラツチされる。 (2) 次に、ラツチ１０１にラツチされた振幅デー
タRVD¹（ｔ−y₁）、レジスタＲ１１の出力デー
タRVD¹（ｔ）、係数K₃₀により、 K₃₀・RVD¹（ｔ−y₁）＋RVD¹（ｔ） を演算し、その演算値をレジスタＲ１２に記憶
させるため、まず、レジスタＲ１１の出力デー
タRVD¹（ｔ）がラツチ４０４に転送された後、 ADR〔K_o〕；ADR〔K₃₀〕 SL１；SELECT(B) CTL；(Y)＝(A)・(X)＋(B) で示される内容のセレクト制御信号SL１、演
算制御信号CTLおよび係数読出し用のアドレ
ス情報ADR〔K_o〕が制御信号出力レジスタ３
０３から出力される。 これにより、演算回路４０２には前述のｃ―
(6)のステツプと同様にして係数K₃₀が演算入力
(A)に供給され、またデータRVD¹（ｔ−y₁）が
演算入力(X)に供給される。これにより、演算
回路４０２は (Y)＝(A)・(X)＋(B) ＝K₃₀×RVD¹（ｔ−y₁）＋RVD¹（ｔ） の演算値(Y)を出力する。そして、この演算値
（Ｙ）は次のステツプにおいてレジスタＲ１２に
記憶される。 (3) 次に、レジスタＲ１２の内容「K₃₀・RVD¹
（ｔ−y₁）＋RVD¹（ｔ）」に係数K₂₉を乗算する
ため、まずレジスタＲ１２の内容がラツチ４０
４に転送された後、 ADR〔K_o〕；ADR〔K₂₉〕 SL１；SELECT(C) CTL；(Y)＝(A)・(X) で示される内容のセレクト制御信号SL１、演
算制御信号CTLと、係数読出し用のアドレス
情報ADR〔K_o〕が制御信号出力レジスタ３０
３から出力される。 これにより、演算回路４０２には係数K₃₀が
演算入力(A)に供給され、またデータ「K₃₀・
RVD¹（ｔ−y₁）＋RVD¹（ｔ）」が演算入力(X)に
供給される。これにより、演算回路４０２は (Y)＝(A)・(X) ＝K₂₉・｛K₃₀・RVD¹ (t-y₁)＋RVD¹（ｔ）｝ で示される演算値(Y)を出力する。この演算値
（Ｙ）は次のステツプにおいてレジスタＲ１３に
記憶される。 (4) 次に、レジスタＲ１３の内容とy₁時間前のデ
ータRVD¹（ｔ−y₁）とを加算し、その加算値
をレジスタＲ１３に再び記憶させるため、前述
のｄ―(1)のステツプと同様にしてメモリMD０
からy₁時間前のデータRVD¹（ｔ−y₁）が読出
されてラツチ１０１にラツチされる。この後、
レジスタＲ１３の内容「K₂₉｛K₃₀・RVD¹（ｔ−
y₁）＋RVD¹（ｔ）｝」がラツチ４０４に転送され
た後、 SL１；SELECT(B) CTL；(Y)＝(B)＋(X) で示される内容のセレクト制御信号SL１、演
算制御信号CTLが制御信号出力レジスタ３０
３から出力される。これにより、演算回路４０
２は (Y)＝(B)＋(X) ＝RVD¹（ｔ−y₁） ＋K₂₉・｛K₃₀・RVD¹ (t-y₁)＋RVD¹（ｔ）｝ で示される演算値(Y)を出力する。この演算値
（Ｙ）は次のステツプにおいてレジスタＲ１３に
記憶され、残響音情報RVD^2Aとして出力され
る。 (5) 次に、レジスタＲ１２の内容「K₃₀・RVD¹
（ｔ−y₁）＋RVD¹（ｔ）」をy₁時間遅れたサンプ
リング時刻（ｔ＋y₁）で使用するため、レジス
タＲ１２の内容がメモリMD０の現在時刻ｔに
対応したアドレスに書込まれる。 (6) この後、y₁時間間隔よりさらに密な残響音
RVD^2B，RVD^2Cが同様にして形成される。 なお、第１図（第２図）の実施例ではバンドパ
スフイルタを設けているが、これは必要に応じて
省略するようにしても良い。また、第１３図の機
能ブロツク図に示すように、メモリＤ１０の出力
データをハイパスフイルタHPF、バンドパスフ
イルタBPF、ローパスフイルタLPFにより３系
列の周波数帯域に分け、第１残響音形成部２にお
いて各周波数帯域別に異なる残響音を形成するよ
うにしてもよい。これは、制御プログラムの内容
を変更するのみで容易に実現できる。 以上説明したように、第１の発明による反射残
響音付加装置は、入力楽音信号をそれぞれ異なる
遅延時間遅延した複数の遅延楽音信号をそれぞれ
独立してレベル制御して遅延時間およびレベルが
不規則な初期反射音信号を形成することができる
とともに、遅延時間およびレベルが規則的な残響
音信号を形成することができ、しかも、初期反射
音と残響音を完全に独立して任意に設定すること
ができ、さらに初期反射音は複数形成することが
できるので、残響がより自然になり、かつ種々の
音場環境や複雑な残響特性の実現が可能となる。
また、デジタル構成しているので、残響時間を長
くしてもＳ／Ｎ比が低下せず、自然の残響音と同
質の残響音を得ることができる。また、第２の発
明による反射残響音付加装置は、更に、遅延時間
を変えることにより残響特性を簡単に自由に変更
できる。

【図面の簡単な説明】

第１図はこの発明による反射残響音付加装置の
一実施例を示すブロツク図、第２図は第１図の実
施例を機能的に表わした機能ブロツク図、第３図
および第４図は遅延回路の基本的構成を示すブロ
ツク図、第５図は第３図の遅延回路の動作を説明
するためのタイムチヤート、第６図は第１図の実
施例において発生される初期反射音の特性図、第
７図は櫛型フイルタ構成の遅延回路の周波数特性
を示す図、第８図および第９図は第１図の実施例
において発生される残響音の特性図、第１０図は
第１図の実施例におけるデータメモリの構造を示
す図、第１１図は第１図の実施例におけるデイレ
イレングスデータメモリの構造を示す図、第１２
図は第１図の実施例におけるアドレスカウンタの
構造を示す図、第１３図はこの発明による反射残
響音付加装置の他の実施例を示す機能ブロツク図
である。 １…初期反射音形成部、２…第１残響音形成
部、３…第２残響音形成部、BPF…バンドパス
フイルタ、１０…記憶部、２０…時間情報発生
部、３０…アドレス情報発生部、４０…演算部。

Claims (1)

1. 【特許請求の範囲】 １ 入力信号に対して、初期反射音形成のための
   遅延および残響音形成のための遅延を行なう遅延
   手段１００と、 初期反射音形成のための第１の係数群および残
   響音形成のための第２の係数群が記憶されている
   係数メモリ４００と、 初期反射音形成のための処理を実行する第１の
   プログラムおよび残響音形成のための処理を実行
   する第２のプログラムが記憶されているプログラ
   ムメモリ３００と、 上記初期反射音形成のために遅延された入力信
   号および残響音形成のために遅延された入力信号
   に対して所定の演算を行なう演算手段４０１，４
   ０２，４０３，４０４と、 上記プログラムメモリから供給される第１のプ
   ログラムに従い、上記演算手段に対して上記第１
   の係数群を供給するとともに該第１の係数群と上
   記初期反射音形成のために遅延された入力信号と
   を用い時分割演算にて初期反射音を形成せしめ、
   上記プログラムメモリから供給される第２のプロ
   グラムに従い、上記演算手段に対して上記第２の
   係数群を供給するとともに該第２の係数群と上記
   残響音形成のために遅延された入力信号とを用い
   時分割演算にて残響音を形成せしめる制御手段３
   ０３と、 を備えた反射残響音付加装置。 ２ 入力信号に対して、所定時間の遅延を行なう
   複数領域個別利用可能なデータメモリ１００と、 初期反射音形成のための第１の係数群および残
   響音形成のための第２の係数群が記憶されている
   係数メモリ４００と、 初期反射音形成のための処理を実行する第１の
   プログラムおよび残響音形成のための処理を実行
   する第２のプログラムが記憶されているプログラ
   ムメモリ３００と、 発生すべき残響音の残響特性を定める遅延時間
   情報を発生する遅延時間情報発生手段２０と、 上記遅延時間情報発生手段から供給される遅延
   時間情報に従い、上記データメモリから初期反射
   音形成のための遅延入力信号および残響音形成の
   ための遅延入力信号を読出すアドレス情報を発生
   するアドレス情報発生手段３０９と、 上記データメモリから供給される初期反射音形
   成のための遅延入力信号および残響音形成のため
   の遅延入力信号に対して所定の演算を行なう演算
   手段４０１，４０２，４０３，４０４と、 上記プログラムメモリから供給される第１のプ
   ログラムに従い、上記演算手段に対して上記第１
   の係数群を供給するとともに該第１の係数群と上
   記初期反射音形成のための遅延入力信号とを用い
   時分割演算にて初期反射音を形成せしめ、上記プ
   ログラムメモリから供給される第２のプログラム
   に従い、上記演算手段に対して上記第２の係数群
   を供給するとともに該第２の係数群と上記残響音
   形成のための遅延入力信号とを用い時分割演算に
   て残響音を形成せしめる制御手段３０３と、 を備えた反射残響音付加装置。