JP2532363B2 - 遅延装置 - Google Patents
遅延装置Info
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- JP2532363B2 JP2532363B2 JP59129708A JP12970884A JP2532363B2 JP 2532363 B2 JP2532363 B2 JP 2532363B2 JP 59129708 A JP59129708 A JP 59129708A JP 12970884 A JP12970884 A JP 12970884A JP 2532363 B2 JP2532363 B2 JP 2532363B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は電子楽器の楽音信号の変調装置に関するもの
であり、特に大容量の読み書き可能な記憶回路（ランダ
ムアクセスメモリ、以下RAMという）を用いて波形の変
調を行なうことを特徴とする変調装置に関するものであ
る。
であり、特に大容量の読み書き可能な記憶回路（ランダ
ムアクセスメモリ、以下RAMという）を用いて波形の変
調を行なうことを特徴とする変調装置に関するものであ
る。
従来例の構成とその問題点 従来、楽音信号の変調器はバケツトブリゲートデバイ
ス（以下BBDという）を用い、このBBDの転送クロツク周
波数を変化させることにより、波形の入力と出力間の遅
延時間を変化させていた。
ス（以下BBDという）を用い、このBBDの転送クロツク周
波数を変化させることにより、波形の入力と出力間の遅
延時間を変化させていた。
BBDは多数の段数を有するアナログ信号のシフトレジ
スタと考えられ、転送クロツクが到来する毎に各段のア
ナログ信号は一斉に次段に転送される構造となつてい
る。従つて段数をns、転送クロツク周波数をfs〔Hz〕と
すれば、入力端子に加えられたアナログ信号（楽音信
号）が出力端子に現われるまでのいわゆる遅延時間tDは と表わされる。通常nsはデバイスによつて固定であり、
数100段から数1000段程度のものが用いられ、fsは数10K
Hzから数100KHz程度に設定される。そこで、数Hz程度の
超低周波発振器（以下LFOという）でもつてfsを変調す
れば遅延時間tDが変化する結果、BBDを通過した楽音信
号に変調が与えられる。
スタと考えられ、転送クロツクが到来する毎に各段のア
ナログ信号は一斉に次段に転送される構造となつてい
る。従つて段数をns、転送クロツク周波数をfs〔Hz〕と
すれば、入力端子に加えられたアナログ信号（楽音信
号）が出力端子に現われるまでのいわゆる遅延時間tDは と表わされる。通常nsはデバイスによつて固定であり、
数100段から数1000段程度のものが用いられ、fsは数10K
Hzから数100KHz程度に設定される。そこで、数Hz程度の
超低周波発振器（以下LFOという）でもつてfsを変調す
れば遅延時間tDが変化する結果、BBDを通過した楽音信
号に変調が与えられる。
この方式によれば、BBDの段数nsはデバイスによつて
固定であるので、これを通過する楽音信号を変調するに
は転送クロツクfsを変化させるしか方法がなかつた。
又、この楽音信号はアナログ信号のまま数100段から数1
000段を通過して来るので、当然信号のロスや、ノイズ
の混入などが多く、S/N比の悪化を来たしていた。
固定であるので、これを通過する楽音信号を変調するに
は転送クロツクfsを変化させるしか方法がなかつた。
又、この楽音信号はアナログ信号のまま数100段から数1
000段を通過して来るので、当然信号のロスや、ノイズ
の混入などが多く、S/N比の悪化を来たしていた。
次に考えられる方法としては、先入れ先出し回路（フ
アーストイン・フアーストアウト回路、以下FIFOとい
う）を用い、楽音信号をアナログ・デジタル変換回路
（以下A/D変換回路という）によつてデジタル信号に変
換してFIFOに書き込み、これを所定の時間遅れの後読み
出してデジタル・アナログ変換回路（以下D/A変換回路
という）によりアナログ信号に戻すことによつて、実質
的に等価動作が期待できる。この場合、書き込みタイミ
ング又は読み出しタイミングのいずれかを変化させるこ
とにより、楽音信号に変調を付加することができる。
アーストイン・フアーストアウト回路、以下FIFOとい
う）を用い、楽音信号をアナログ・デジタル変換回路
（以下A/D変換回路という）によつてデジタル信号に変
換してFIFOに書き込み、これを所定の時間遅れの後読み
出してデジタル・アナログ変換回路（以下D/A変換回路
という）によりアナログ信号に戻すことによつて、実質
的に等価動作が期待できる。この場合、書き込みタイミ
ング又は読み出しタイミングのいずれかを変化させるこ
とにより、楽音信号に変調を付加することができる。
しかし、FIFOの基本セルはいわゆるシフトレジスタで
構成され、これを多数（例えば８ビツト幅で1000段とす
れば8000個のシフトレジスタ）を並べることはシステム
全体を複雑でかつ大規模にし、この為この方式は実用上
無理である。
構成され、これを多数（例えば８ビツト幅で1000段とす
れば8000個のシフトレジスタ）を並べることはシステム
全体を複雑でかつ大規模にし、この為この方式は実用上
無理である。
更に別の方法としては、楽音信号の増減分を１ビツト
の情報量（いわゆる波形の差分であり、例えば波形の瞬
時値が増加であれば“1"、減少であれば“0"）に変換
し、これをRAMに書き込み、これを所定時間の遅れの後
読み出し、この１ビツトの情報から積算回路によつてア
ナログ信号に戻すことも考えられる。
の情報量（いわゆる波形の差分であり、例えば波形の瞬
時値が増加であれば“1"、減少であれば“0"）に変換
し、これをRAMに書き込み、これを所定時間の遅れの後
読み出し、この１ビツトの情報から積算回路によつてア
ナログ信号に戻すことも考えられる。
この場合にはRAMを通過する信号は差分データである
ので必ず連続して読み出す必要がある。何故ならば、差
分とは現在のサンプル値と、１つ前のサンプル値との差
であり、読み出して再生するときに１つ前のサンプル値
を無視することは、現在のサンプル値が定まらないこと
になる。すなわち、書き込んだ全ての差分値は全て順序
正しく読み出さないことには元の波形は再現出来ないか
らである。従つて書き込みから読み出しまでの段数を変
化させて遅延時間を変える訳には行かない。RAMはFIFO
に比べれば、かなり大規模のものが容易に実現出来る反
面、各セル自身にはシフトレジスタの様にデータを次々
にシフトする機能は無く、この為、書き込みと読み出し
の制御はRAMのアドレスを移動することにより行なう。
通常書き込みと読み出しは交互にアドレスを切り替える
ことにより行なうので書き込みと読み出しクロツクは等
しくなる為に、遅延時間の変化はこれらのクロツクスピ
ードを同時に変化させるしか方法がない。更にこの方式
の欠点は、差分データを扱うので、急激に変化する波形
を扱いにくく、この場合には当然いくらかの波形歪を生
ずることになる。
ので必ず連続して読み出す必要がある。何故ならば、差
分とは現在のサンプル値と、１つ前のサンプル値との差
であり、読み出して再生するときに１つ前のサンプル値
を無視することは、現在のサンプル値が定まらないこと
になる。すなわち、書き込んだ全ての差分値は全て順序
正しく読み出さないことには元の波形は再現出来ないか
らである。従つて書き込みから読み出しまでの段数を変
化させて遅延時間を変える訳には行かない。RAMはFIFO
に比べれば、かなり大規模のものが容易に実現出来る反
面、各セル自身にはシフトレジスタの様にデータを次々
にシフトする機能は無く、この為、書き込みと読み出し
の制御はRAMのアドレスを移動することにより行なう。
通常書き込みと読み出しは交互にアドレスを切り替える
ことにより行なうので書き込みと読み出しクロツクは等
しくなる為に、遅延時間の変化はこれらのクロツクスピ
ードを同時に変化させるしか方法がない。更にこの方式
の欠点は、差分データを扱うので、急激に変化する波形
を扱いにくく、この場合には当然いくらかの波形歪を生
ずることになる。
発明の目的 本発明は従来例の持つこれらの欠点を除去し、読み書
き可能な記憶装置を用い、簡単に楽音信号に変調をかけ
ることができる遅延装置を提供することを目的とするも
のである。
き可能な記憶装置を用い、簡単に楽音信号に変調をかけ
ることができる遅延装置を提供することを目的とするも
のである。
発明の構成 本発明は、１つの読み書き可能な記憶装置と、複数個
の書き込みアドレスポインタと、複数個の読み出しアド
レスポインタとを備え、上記書き込みアドレスポインタ
で指示される上記記憶装置のアドレスに入力デジタル信
号の楽音の波形データを書き込み、上記読み出しアドレ
スポインタで指示される上記記憶装置のアドレスより上
記楽音の波形データを読み出すようにし、上記複数の書
き込みアドレスポインタを時分割で切り換えるととも
に、上記複数の読み出しアドレスポインタを時分割で切
り換えることにより、等価的に複数の遅延素子よりなる
ことを特徴とする遅延装置である。
の書き込みアドレスポインタと、複数個の読み出しアド
レスポインタとを備え、上記書き込みアドレスポインタ
で指示される上記記憶装置のアドレスに入力デジタル信
号の楽音の波形データを書き込み、上記読み出しアドレ
スポインタで指示される上記記憶装置のアドレスより上
記楽音の波形データを読み出すようにし、上記複数の書
き込みアドレスポインタを時分割で切り換えるととも
に、上記複数の読み出しアドレスポインタを時分割で切
り換えることにより、等価的に複数の遅延素子よりなる
ことを特徴とする遅延装置である。
実施例の説明 以下本発明の主要部につき図面に基づいて説明する。
第１図は本発明の全体構成図の主要部を示す。（１）は
RAMへの書き込みアドレスポインタであるライトポイン
タレジスタ（以下WPレジスタという）、（２）はRAMか
らの読み出しアドレスポインタであるリードポインタレ
ジスタ（以下RPレジスタという）、（３）はWPレジスタ
（１）とRPレジスタ（２）のいずれかを切替選択してRA
M（４）のアドレスバスに導くマルチプレクサで、RAM
（４）は双方向データバスを有する。（５）は楽音信号
（アナログ信号）をデジタル信号に変換するA/D変換回
路、（６）はA/D変換回路（５）からのデジタル信号をR
AM（４）のデータバスに導くか、又は遮断することの出
来るトライステートバツフア、（７）はRAM（４）のデ
ータバスからのデジタル信号を保持するラツチ、（８）
はラツチ（７）に保持されたデジタル値をアナログ信号
に変換するD/A変換回路、（９）はインバータ、（10）
および（11）はアンド回路である。（12）はモードコン
トロール端子、（13）はストローブ端子、（14）は楽音
信号の入力端子、（15）は楽音信号の出力端子である。
第１図は本発明の全体構成図の主要部を示す。（１）は
RAMへの書き込みアドレスポインタであるライトポイン
タレジスタ（以下WPレジスタという）、（２）はRAMか
らの読み出しアドレスポインタであるリードポインタレ
ジスタ（以下RPレジスタという）、（３）はWPレジスタ
（１）とRPレジスタ（２）のいずれかを切替選択してRA
M（４）のアドレスバスに導くマルチプレクサで、RAM
（４）は双方向データバスを有する。（５）は楽音信号
（アナログ信号）をデジタル信号に変換するA/D変換回
路、（６）はA/D変換回路（５）からのデジタル信号をR
AM（４）のデータバスに導くか、又は遮断することの出
来るトライステートバツフア、（７）はRAM（４）のデ
ータバスからのデジタル信号を保持するラツチ、（８）
はラツチ（７）に保持されたデジタル値をアナログ信号
に変換するD/A変換回路、（９）はインバータ、（10）
および（11）はアンド回路である。（12）はモードコン
トロール端子、（13）はストローブ端子、（14）は楽音
信号の入力端子、（15）は楽音信号の出力端子である。
ここでモードコントロール端子（12）からのコントロ
ール信号はマルチプレクサ（３）のセレクト端子SL、RA
M（４）のリード・ライト端子R/、インバータ（９）
を介してアンド回路（10）、さらにアンド回路（11）に
直接にそれぞれ導かれ、これによつてRAM（４）の読み
出しモードと書き込みモードの切換を行なつている。ス
トローブ端子（13）からのストローブ信号はアンド回路
（10）と（11）に導かれ、アンド回路（10）と（11）か
らはそれぞれライトストローブWRとリードストローブRD
が得られ、これらはそれぞれRAM（４）のWR端子とラツ
チ（７）のクロツク端子CKに供給される。入力端子（1
4）からの楽音入力信号はA/D変換回路（５）に導かれ、
バツフア（６）を通してRAM（４）に書き込まれるとと
もに、RAM（４）から読み出されてラツチ（７）で保持
され、D/A変換回路（８）からの楽音出力信号が出力端
子（15）に導かれる。
ール信号はマルチプレクサ（３）のセレクト端子SL、RA
M（４）のリード・ライト端子R/、インバータ（９）
を介してアンド回路（10）、さらにアンド回路（11）に
直接にそれぞれ導かれ、これによつてRAM（４）の読み
出しモードと書き込みモードの切換を行なつている。ス
トローブ端子（13）からのストローブ信号はアンド回路
（10）と（11）に導かれ、アンド回路（10）と（11）か
らはそれぞれライトストローブWRとリードストローブRD
が得られ、これらはそれぞれRAM（４）のWR端子とラツ
チ（７）のクロツク端子CKに供給される。入力端子（1
4）からの楽音入力信号はA/D変換回路（５）に導かれ、
バツフア（６）を通してRAM（４）に書き込まれるとと
もに、RAM（４）から読み出されてラツチ（７）で保持
され、D/A変換回路（８）からの楽音出力信号が出力端
子（15）に導かれる。
今、モードコントロール端子（12）のコントロール信
号がロー電圧の時、マルチプレクサ（３）はWPレジスタ
（１）からのアドレス値を選択してRAM（４）に供給す
るとともに、RAM（４）を書き込みモードとする。更に
インバータ（９）によつてバツフア（６）を伝送状態に
するので、入力端子（14）からの楽音入力信号はA/D変
換回路（５）によつてデジタル値に変換された後、バツ
フア（６）を通してRAM（４）に供給される。この状態
ではアンド回路（11）は非活性であるので、ストローブ
端子（13）からのストローブ信号はラツチ（７）には与
えられないが、アンド回路（10）は活性であるので、こ
れを通してRAM（４）にライトストローブWRとして与え
られる。これによつてバツフア（６）からのデータがWP
レジスタ（１）で指示されたRAM（４）のアドレスに書
き込まれる。
号がロー電圧の時、マルチプレクサ（３）はWPレジスタ
（１）からのアドレス値を選択してRAM（４）に供給す
るとともに、RAM（４）を書き込みモードとする。更に
インバータ（９）によつてバツフア（６）を伝送状態に
するので、入力端子（14）からの楽音入力信号はA/D変
換回路（５）によつてデジタル値に変換された後、バツ
フア（６）を通してRAM（４）に供給される。この状態
ではアンド回路（11）は非活性であるので、ストローブ
端子（13）からのストローブ信号はラツチ（７）には与
えられないが、アンド回路（10）は活性であるので、こ
れを通してRAM（４）にライトストローブWRとして与え
られる。これによつてバツフア（６）からのデータがWP
レジスタ（１）で指示されたRAM（４）のアドレスに書
き込まれる。
次にモードコントロール端子（12）のコントロール信
号がハイ電圧の時、マルチプレクサ（３）はRPレジスタ
（２）からのアドレス値を選択してRAM（４）に供給す
るとともに、RAM（４）を読み出しモードとする。更に
インバータ（９）によつてバツフア（６）を遮断状態に
するので、RAM（４）のデータバスにはRPレジスタ
（２）で指定されたアドレスに格納されているデータが
出力される。この状態ではアンド回路（10）は非活性で
あるのでストローブ端子（13）からのストローブ信号は
RAM（４）には与えられないが、アンド回路（11）を通
してラツチ（７）に与えられ、RAM（４）からの読み出
しデータがラツチされる。このラツチされたデータはD/
A変換回路（８）によつてアナログ信号に変換され楽音
信号として出力端子（15）に導かれる。
号がハイ電圧の時、マルチプレクサ（３）はRPレジスタ
（２）からのアドレス値を選択してRAM（４）に供給す
るとともに、RAM（４）を読み出しモードとする。更に
インバータ（９）によつてバツフア（６）を遮断状態に
するので、RAM（４）のデータバスにはRPレジスタ
（２）で指定されたアドレスに格納されているデータが
出力される。この状態ではアンド回路（10）は非活性で
あるのでストローブ端子（13）からのストローブ信号は
RAM（４）には与えられないが、アンド回路（11）を通
してラツチ（７）に与えられ、RAM（４）からの読み出
しデータがラツチされる。このラツチされたデータはD/
A変換回路（８）によつてアナログ信号に変換され楽音
信号として出力端子（15）に導かれる。
この書き込みモードと読み出しモードの交互の切り換
えタイミングは第２図の様になる。又、第３図にRAM
（４）のアドレスマツプを示す。ここにおいてアドレス
は（0000）16から（FFFF）16とする。又データ幅は通常
8,12,14,16ビツトなどが用いられるが、これは楽音信号
の量子化レベルによつて決定される。WPはWPレジスタ
（１）によつて指示されるアドレス値であり、RPはRPレ
ジスタ（２）によつて指示されるアドレス値である。い
ずれの場合においても、アドレスは順次増加し、（FFF
F）16に達すれば、（0000）16に戻り、増加を繰り返す
ことによつて循環する。今ここで読み出しモードと書き
込みモードがサイクルタイムTCY〔sec〕で行なわれると
し、WPとRPとの隔たりをΔＰと表わす。ここでΔＰは通
常WP-RPであるが、負の値の時にはWP-RP＋（10000）16
となる。アドレスWPに書き込まれたデータは、 TD＝ΔＰ×TCY〔Ｓ〕 後に読み出されるので、ここでのTDは書き込まれてから
読み出されるまでの遅延時間である。従つてサイクルタ
イムTCYを変化させるか、ΔＰを変化させる、つまりWP
又はRPの増加の割合を変化させればTDが変化する。これ
により、楽音信号に変調が与えられることになる。
えタイミングは第２図の様になる。又、第３図にRAM
（４）のアドレスマツプを示す。ここにおいてアドレス
は（0000）16から（FFFF）16とする。又データ幅は通常
8,12,14,16ビツトなどが用いられるが、これは楽音信号
の量子化レベルによつて決定される。WPはWPレジスタ
（１）によつて指示されるアドレス値であり、RPはRPレ
ジスタ（２）によつて指示されるアドレス値である。い
ずれの場合においても、アドレスは順次増加し、（FFF
F）16に達すれば、（0000）16に戻り、増加を繰り返す
ことによつて循環する。今ここで読み出しモードと書き
込みモードがサイクルタイムTCY〔sec〕で行なわれると
し、WPとRPとの隔たりをΔＰと表わす。ここでΔＰは通
常WP-RPであるが、負の値の時にはWP-RP＋（10000）16
となる。アドレスWPに書き込まれたデータは、 TD＝ΔＰ×TCY〔Ｓ〕 後に読み出されるので、ここでのTDは書き込まれてから
読み出されるまでの遅延時間である。従つてサイクルタ
イムTCYを変化させるか、ΔＰを変化させる、つまりWP
又はRPの増加の割合を変化させればTDが変化する。これ
により、楽音信号に変調が与えられることになる。
第４図は本発明の実施例である。通常RAMは大容量化
が急速に進んでおり、又、ランダムアクセスであるの
で、第１図の様に単一チヤンネルの信号（単にWPで書き
込み、RPで読み出す信号）を扱うのでなく、これを複数
チヤンネル（第４図では２チヤンネル）の信号を扱える
様にしている。ここで、（１）〜（15）の番号を付した
ものは第１図のものと全く同じものであり、（16）〜
（24）の番号を付したものが追加されたものである。
が急速に進んでおり、又、ランダムアクセスであるの
で、第１図の様に単一チヤンネルの信号（単にWPで書き
込み、RPで読み出す信号）を扱うのでなく、これを複数
チヤンネル（第４図では２チヤンネル）の信号を扱える
様にしている。ここで、（１）〜（15）の番号を付した
ものは第１図のものと全く同じものであり、（16）〜
（24）の番号を付したものが追加されたものである。
（１）と（16）はそれぞれ信号チヤンネル１と信号チ
ヤンネル２の書き込みアドレスを指示するWP1、WP2レジ
スタ、（２）と（17）はそれぞれ信号チヤンネル１と信
号チヤンネル２の読み出しアドレスを指示するRP1、RP2
レジスタ、（18）はWP1レジスタ（１）とWP2レジスタ
（16）とを切換えるマルチプレクサ、（19）はRP1レジ
スタ（２）とRP2レジスタ（17）を切り換えるマルチプ
レクサである。（20）は入力端子からのチヤンネル１の
信号とチヤンネル２の信号とを切り替えてA/D変換回路
（５）に供給するアナログマルチプレクサ、（21）はD/
A変換回路（８）からの出力信号をチヤンネル１とチヤ
ンネル２の出力端子にそれぞれ振り分けるアナログデマ
ルチプレクサである。（22）は信号チヤンネル１と信号
チヤンネル２の切り換えを指示するチヤンネル端子、
（14）と（23）はそれぞれチヤンネル１とチヤンネル２
の信号入力端子、（15）と（24）はそれぞれチヤンネル
１とチヤンネル２の信号出力端子である。
ヤンネル２の書き込みアドレスを指示するWP1、WP2レジ
スタ、（２）と（17）はそれぞれ信号チヤンネル１と信
号チヤンネル２の読み出しアドレスを指示するRP1、RP2
レジスタ、（18）はWP1レジスタ（１）とWP2レジスタ
（16）とを切換えるマルチプレクサ、（19）はRP1レジ
スタ（２）とRP2レジスタ（17）を切り換えるマルチプ
レクサである。（20）は入力端子からのチヤンネル１の
信号とチヤンネル２の信号とを切り替えてA/D変換回路
（５）に供給するアナログマルチプレクサ、（21）はD/
A変換回路（８）からの出力信号をチヤンネル１とチヤ
ンネル２の出力端子にそれぞれ振り分けるアナログデマ
ルチプレクサである。（22）は信号チヤンネル１と信号
チヤンネル２の切り換えを指示するチヤンネル端子、
（14）と（23）はそれぞれチヤンネル１とチヤンネル２
の信号入力端子、（15）と（24）はそれぞれチヤンネル
１とチヤンネル２の信号出力端子である。
チヤンネル端子（22）のチヤンネル信号がロー電圧の
時、マルチプレクサ（18）とマルチプレクサ（19）はそ
れぞれWP1レジスタ（１）とRP1レジスタ（２）を選択
し、アナログマルチプレクサ（20）は信号入力端子（1
4）からのチヤンネル１の信号を選択し、アナログデマ
ルチプレクサ（21）はD/A変換回路（８）からのアナロ
グ信号をチヤンネル１の出力端子（15）に導く。これに
対してチヤンネル端子（22）のチヤンネル信号がハイ電
圧の時、マルチプレクサ（18）とマルチプレクサ（19）
はそれぞれWP2レジスタ（16）とRP2レジスタ（17）を選
択し、アナログマルチプレクサ（20）は信号入力端子
（23）からのチヤンネル２の信号を選択し、アナログデ
マルチプレクサ（21）はD/A変換回路（８）からのアナ
ログ信号をチヤンネル２の出力端子（24）に導く。これ
によつてチヤンネル端子（22）のチヤンネル信号をロー
電圧、ハイ電圧と切り換えることにより、チヤンネル１
とチヤンネル２用の信号遅延装置に時分割に切り替わ
る。この場合のタイミング図を第５図に示す。更に第６
図にこの場合のRAM（４）のアドレスマツプを示す。
時、マルチプレクサ（18）とマルチプレクサ（19）はそ
れぞれWP1レジスタ（１）とRP1レジスタ（２）を選択
し、アナログマルチプレクサ（20）は信号入力端子（1
4）からのチヤンネル１の信号を選択し、アナログデマ
ルチプレクサ（21）はD/A変換回路（８）からのアナロ
グ信号をチヤンネル１の出力端子（15）に導く。これに
対してチヤンネル端子（22）のチヤンネル信号がハイ電
圧の時、マルチプレクサ（18）とマルチプレクサ（19）
はそれぞれWP2レジスタ（16）とRP2レジスタ（17）を選
択し、アナログマルチプレクサ（20）は信号入力端子
（23）からのチヤンネル２の信号を選択し、アナログデ
マルチプレクサ（21）はD/A変換回路（８）からのアナ
ログ信号をチヤンネル２の出力端子（24）に導く。これ
によつてチヤンネル端子（22）のチヤンネル信号をロー
電圧、ハイ電圧と切り換えることにより、チヤンネル１
とチヤンネル２用の信号遅延装置に時分割に切り替わ
る。この場合のタイミング図を第５図に示す。更に第６
図にこの場合のRAM（４）のアドレスマツプを示す。
第６図において、WP1で書き込まれたデータは基本的
にRP1で読み出され、WP2で書き込まれたデータはRP2で
読み出されるものとする。言いかえれば、例えばWP1が
偶数アドレスを１個飛びに増加するものとし、WP2が奇
数アドレスを１個飛びに増加するものとすれば、RP1は
必ず偶数アドレス、RP2は奇数アドレスになる。ここでW
P1とRP1との隔たりをΔP1、WP2とRP2との隔たりをΔP2
とすると、信号チヤンネル１の遅延時間 と信号チヤンネル２の遅延時間 はそれぞれ以下の様になる。
にRP1で読み出され、WP2で書き込まれたデータはRP2で
読み出されるものとする。言いかえれば、例えばWP1が
偶数アドレスを１個飛びに増加するものとし、WP2が奇
数アドレスを１個飛びに増加するものとすれば、RP1は
必ず偶数アドレス、RP2は奇数アドレスになる。ここでW
P1とRP1との隔たりをΔP1、WP2とRP2との隔たりをΔP2
とすると、信号チヤンネル１の遅延時間 と信号チヤンネル２の遅延時間 はそれぞれ以下の様になる。
これより分かる様にサイクルタイムTCYを変化させる
か、もしくはΔP1、ΔP2すなわちWP1、WP2又はRP1、RP2
の増加の割合を変化させることにより、遅延時間 が変化し、チヤンネル１とチヤンネル２の信号に変調を
与えることが出来る。
か、もしくはΔP1、ΔP2すなわちWP1、WP2又はRP1、RP2
の増加の割合を変化させることにより、遅延時間 が変化し、チヤンネル１とチヤンネル２の信号に変調を
与えることが出来る。
なお、本実施例の考え方を拡張すれば、単に２つの楽
音信号を扱うだけでなく、より多くの楽音信号を扱うこ
とが出来るのは言うまでもない。
音信号を扱うだけでなく、より多くの楽音信号を扱うこ
とが出来るのは言うまでもない。
また、以上の説明では楽音信号の変調を目的として、
本発明の説明を行なつて来たが、単なる楽音信号の遅延
を目的として本発明を適用出来る。この場合にはライト
ポインタWPの増加の割合とリードポインタRPの増加の割
合を一定にすることによりその隔たりΔＰを一定とする
と同時にサイクルタイムTCYを一定とすれば良い。
本発明の説明を行なつて来たが、単なる楽音信号の遅延
を目的として本発明を適用出来る。この場合にはライト
ポインタWPの増加の割合とリードポインタRPの増加の割
合を一定にすることによりその隔たりΔＰを一定とする
と同時にサイクルタイムTCYを一定とすれば良い。
第１図の実施例の場合には、楽音信号入力端子（14）
から入力された楽音信号は TD＝ΔＰ×TCY〔Ｓ〕 で計算される一定の遅延時間後に楽音信号出力端子（1
5）に得られる。
から入力された楽音信号は TD＝ΔＰ×TCY〔Ｓ〕 で計算される一定の遅延時間後に楽音信号出力端子（1
5）に得られる。
同様に第４図の実施例の場合には、信号入力端子（1
4）と信号入力端子（23）とから入つて来た２つの楽音
信号はそれぞれ で計算される一定の遅延時間 後に信号出力端子（15）、信号出力端子（24）に出力さ
れる。第４図は単に２つの信号を扱うものであるが、こ
れを延長すればより多くの信号を扱うことが出来るので
先述の通りである。
4）と信号入力端子（23）とから入つて来た２つの楽音
信号はそれぞれ で計算される一定の遅延時間 後に信号出力端子（15）、信号出力端子（24）に出力さ
れる。第４図は単に２つの信号を扱うものであるが、こ
れを延長すればより多くの信号を扱うことが出来るので
先述の通りである。
発明の効果 以上本発明によれば、BBDのように転送クロツク（本
発明ではサイクルタイムTCYの逆数がこれに相当する）
を変化させるだけでなく、WP又はRPの増加の割合を変化
させることによつても楽音信号に変調をかけることが出
来る。又、RAMで扱う信号はアナログ信号でなくデジタ
ルデータであるので、アドレスの隔たりΔＰをいかに大
きくしても信号のロスやノイズの混入はなく、決してS/
Nの悪化を来たすことはない。又、RAMを使つているの
で、FIFOに比べれば基本セルの構造は単純であり、集積
度が良いので、容易に大きな遅延時間のものが実現出来
る。更に本発明によれば差分データの形で扱つていない
ので、ランダムアクセスをしても一向にかまわない。し
かも、ナイキストの標本化定理で許される範囲内であれ
ば、いかなる急峻な波形でも扱うことができる。
発明ではサイクルタイムTCYの逆数がこれに相当する）
を変化させるだけでなく、WP又はRPの増加の割合を変化
させることによつても楽音信号に変調をかけることが出
来る。又、RAMで扱う信号はアナログ信号でなくデジタ
ルデータであるので、アドレスの隔たりΔＰをいかに大
きくしても信号のロスやノイズの混入はなく、決してS/
Nの悪化を来たすことはない。又、RAMを使つているの
で、FIFOに比べれば基本セルの構造は単純であり、集積
度が良いので、容易に大きな遅延時間のものが実現出来
る。更に本発明によれば差分データの形で扱つていない
ので、ランダムアクセスをしても一向にかまわない。し
かも、ナイキストの標本化定理で許される範囲内であれ
ば、いかなる急峻な波形でも扱うことができる。
第１図は本発明の主要部を示す構成図、第２図は第１図
の動作を説明する為のタイミング図、第３図は第１図で
使用するRAMのライトポインタWPのアドレスとリードポ
インタRPのアドレスとの一例を示す図、第４図は本発明
の実施例を示す構成図、第５図は第４図の動作を説明す
る為のタイミング図、第６図は第４図で使用するRAMラ
イトポインタWP1とWP2およびリードポインタRP1とRP2と
の一例を示す図である。 （１）（16）……ライトポインタWPレジスタ、（２）
（17）……リードポインタRPレジスタ、（３）（18）
（19）……マルチプレクサ、（４）……RAM、（５）…
…A/D変換回路、（６）……トライステートバツフア、
（７）……ラツチ、（８）……D/A変換回路、（12）…
…モードコントロール端子、（13）……ストローブ端
子、（14）（23）……楽音信号入力端子、（15）（24）
……楽音信号出力端子、（20）……アナログマルチプレ
クサ、（21）……アナログデマルチプレクサ、（22）…
…チヤンネル端子
の動作を説明する為のタイミング図、第３図は第１図で
使用するRAMのライトポインタWPのアドレスとリードポ
インタRPのアドレスとの一例を示す図、第４図は本発明
の実施例を示す構成図、第５図は第４図の動作を説明す
る為のタイミング図、第６図は第４図で使用するRAMラ
イトポインタWP1とWP2およびリードポインタRP1とRP2と
の一例を示す図である。 （１）（16）……ライトポインタWPレジスタ、（２）
（17）……リードポインタRPレジスタ、（３）（18）
（19）……マルチプレクサ、（４）……RAM、（５）…
…A/D変換回路、（６）……トライステートバツフア、
（７）……ラツチ、（８）……D/A変換回路、（12）…
…モードコントロール端子、（13）……ストローブ端
子、（14）（23）……楽音信号入力端子、（15）（24）
……楽音信号出力端子、（20）……アナログマルチプレ
クサ、（21）……アナログデマルチプレクサ、（22）…
…チヤンネル端子
Claims (4)
- 【請求項１】１つの読み書き可能な記憶装置と、複数個
の書き込みアドレスポインタと、複数個の読み出しアド
レスポインタとを備え、上記書き込みアドレスポインタ
で指示される上記記憶装置のアドレスに入力デジタル信
号の楽音の波形データを書き込み、上記読み出しアドレ
スポインタで指示される上記記憶装置のアドレスより上
記楽音の波形データを読み出すようにし、上記複数の書
き込みアドレスポインタを時分割で切り換えるととも
に、上記複数の読み出しアドレスポインタを時分割で切
り換えることにより、等価的に複数の遅延素子よりなる
ことを特徴とする遅延装置。 - 【請求項２】書き込みアドレスポインタのアドレスを一
定の割合で更新するとともに、読み出しアドレスポイン
タのアドレスを上記書き込みアドレスポインタとは異な
る割合で更新することにより、入力デジタル信号に対す
る出力デジタル信号の遅延時間を変化させ、楽音に変調
を加えることを特徴とする特許請求の範囲第１項記載の
遅延装置。 - 【請求項３】読み出しアドレスポインタのアドレスを一
定の割合で更新するとともに、書き込みアドレスポイン
タのアドレスを上記読み出しアドレスポインタとは異な
る割合で更新することにより、入力デジタル信号に対す
る出力デジタル信号の遅延時間を変化させ、楽音に変調
を加えることを特徴とする特許請求の範囲第１項記載の
遅延装置。 - 【請求項４】書き込みアドレスポインタのアドレスと読
み出しアドレスポインタのアドレスとを所定のサイクル
毎に更新し、このサイクルタイムを変化させることによ
り、入力デジタル信号に対する出力デジタル信号の遅延
時間を変化させ、楽音に変調を加えることを特徴とする
特許請求の範囲第１項記載の遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129708A JP2532363B2 (ja) | 1984-06-22 | 1984-06-22 | 遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129708A JP2532363B2 (ja) | 1984-06-22 | 1984-06-22 | 遅延装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS617888A JPS617888A (ja) | 1986-01-14 |
| JP2532363B2 true JP2532363B2 (ja) | 1996-09-11 |
Family
ID=15016234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59129708A Expired - Lifetime JP2532363B2 (ja) | 1984-06-22 | 1984-06-22 | 遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2532363B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4770550B2 (ja) * | 2006-03-29 | 2011-09-14 | 三菱マテリアル株式会社 | サージアブソーバ |
| EP2293765A2 (en) | 2008-06-25 | 2011-03-16 | The Procter & Gamble Company | Hair conditioning composition having higher yield point and higher conversion rate of fatty compound to gel matrix |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3006495C2 (de) * | 1980-02-21 | 1985-03-07 | Franz, Reinhard, 5401 Emmelshausen | Verfahren und Vorrichtung zur Bearbeitung von Tonsignalen, insbesondere für elektronische Orgeln |
| JPS56126898A (en) * | 1980-03-12 | 1981-10-05 | Sony Corp | Voice pitch converter |
| JPS56144500A (en) * | 1980-04-14 | 1981-11-10 | Casio Computer Co Ltd | Flame buffer unit |
| JPS5814898A (ja) * | 1981-07-20 | 1983-01-27 | ヤマハ株式会社 | 反射残響音付加装置 |
| JPS5883894A (ja) * | 1981-11-12 | 1983-05-19 | 松下電器産業株式会社 | デイジタル楽音変調装置 |
| JPS5897096A (ja) * | 1981-12-04 | 1983-06-09 | 松下電器産業株式会社 | 音声信号の時間軸変換装置 |
| JPS58108583A (ja) * | 1981-12-23 | 1983-06-28 | ヤマハ株式会社 | 電子楽器の変調効果装置 |
-
1984
- 1984-06-22 JP JP59129708A patent/JP2532363B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS617888A (ja) | 1986-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |