JPH1027493A - アナログ信号遅延回路 - Google Patents
アナログ信号遅延回路Info
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- JPH1027493A JPH1027493A JP8200968A JP20096896A JPH1027493A JP H1027493 A JPH1027493 A JP H1027493A JP 8200968 A JP8200968 A JP 8200968A JP 20096896 A JP20096896 A JP 20096896A JP H1027493 A JPH1027493 A JP H1027493A
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- Analogue/Digital Conversion (AREA)
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Abstract
(57)【要約】
【課題】 従来のこの種のアナログ信号遅延回路は遅延
時間間隔がＡ／Ｄ変換器，メモリ，Ｄ／Ａ変換器のアク
セス時間に依存してしまうので、微小な時間間隔で制御
できる回路を得ようとすれば、高速に動作するＡ／Ｄ変
換器，メモリ，Ｄ／Ａ変換器が必要になる。また大きな
遅延時間を設定するためには、大容量のメモリが必要に
なる。 【解決手段】 自由にシフト段を設定できるシフトレジ
スタにタイミング信号Ｆｃを入力して周波数ｎ×Ｆｃで
シフトさせ、その出力でＤ／Ａ変換器を動作させる構成
とした。
時間間隔がＡ／Ｄ変換器，メモリ，Ｄ／Ａ変換器のアク
セス時間に依存してしまうので、微小な時間間隔で制御
できる回路を得ようとすれば、高速に動作するＡ／Ｄ変
換器，メモリ，Ｄ／Ａ変換器が必要になる。また大きな
遅延時間を設定するためには、大容量のメモリが必要に
なる。 【解決手段】 自由にシフト段を設定できるシフトレジ
スタにタイミング信号Ｆｃを入力して周波数ｎ×Ｆｃで
シフトさせ、その出力でＤ／Ａ変換器を動作させる構成
とした。
Description
【０００１】
【発明の属する技術分野】本発明はアナログ信号遅延回
路、さらに詳しくは大きな遅延時間を有しその遅延時間
間隔を微小に制御する必要がある擬似多重電波伝搬路の
遅延回路部等に使用されるアナログ信号遅延回路に関す
る。
路、さらに詳しくは大きな遅延時間を有しその遅延時間
間隔を微小に制御する必要がある擬似多重電波伝搬路の
遅延回路部等に使用されるアナログ信号遅延回路に関す
る。
【０００２】
【従来の技術】従来のこの種の遅延回路としては、図２
に示すような回路があった。図２は従来のアナログ信号
遅延回路の構成の概略を示すブロック図である。図にお
いて、１はアナログ信号が入力される入力端子、２は入
力されたアナログ信号をディジタル信号に変換するＡ／
Ｄ変換器、３は変換されたディジタル信号を一時記憶す
るデュアルポートＲＡＭ、４はＲＡＭ３から読み出され
るディジタル信号をアナログ信号に再変換するＤ／Ａ変
換器、５はＤ／Ａ変換器４からのアナログ信号を出力す
る出力端子、６は周波数Ｆｃのクロック信号を入力する
クロック信号入力端子、７はアドレスカウンタ、８はレ
ジスタ、９は減算器である。
に示すような回路があった。図２は従来のアナログ信号
遅延回路の構成の概略を示すブロック図である。図にお
いて、１はアナログ信号が入力される入力端子、２は入
力されたアナログ信号をディジタル信号に変換するＡ／
Ｄ変換器、３は変換されたディジタル信号を一時記憶す
るデュアルポートＲＡＭ、４はＲＡＭ３から読み出され
るディジタル信号をアナログ信号に再変換するＤ／Ａ変
換器、５はＤ／Ａ変換器４からのアナログ信号を出力す
る出力端子、６は周波数Ｆｃのクロック信号を入力する
クロック信号入力端子、７はアドレスカウンタ、８はレ
ジスタ、９は減算器である。
【０００３】次に従来の回路の動作について説明する。
入力端子１から入力されるアナログ信号は、クロック信
号入力端子６から入力されるクロック信号の周期（１／
Ｆｃ）でＡ／Ｄ変換器２によりディジタルデータに変換
され、デュアルポートＲＡＭ３に書き込まれる。また、
クロック信号はアドレスカウンタ７へも入力され、アド
レスカウンタ７からデュアルポートＲＡＭ３へアドレス
（書込みタイミング）が入力される。減算器９は遅延時
間となるレジスタ８に設定された値（例えばｍ）とアド
レスカウンタ７の出力との差を計算し、デュアルポート
ＲＡＭ３へアドレス（読出しタイミング）を入力し、こ
のタイミングでデータが読み出されＤ／Ａ変換器４に入
力され、クロック信号によりＤ／Ａ変換器４で元のアナ
ログ信号に変換されて出力端子５から出力される。従っ
てこのアナログ信号遅延回路の遅延時間ｔは、ｔ＝ｍ×
（１／Ｆｃ）となる。
入力端子１から入力されるアナログ信号は、クロック信
号入力端子６から入力されるクロック信号の周期（１／
Ｆｃ）でＡ／Ｄ変換器２によりディジタルデータに変換
され、デュアルポートＲＡＭ３に書き込まれる。また、
クロック信号はアドレスカウンタ７へも入力され、アド
レスカウンタ７からデュアルポートＲＡＭ３へアドレス
（書込みタイミング）が入力される。減算器９は遅延時
間となるレジスタ８に設定された値（例えばｍ）とアド
レスカウンタ７の出力との差を計算し、デュアルポート
ＲＡＭ３へアドレス（読出しタイミング）を入力し、こ
のタイミングでデータが読み出されＤ／Ａ変換器４に入
力され、クロック信号によりＤ／Ａ変換器４で元のアナ
ログ信号に変換されて出力端子５から出力される。従っ
てこのアナログ信号遅延回路の遅延時間ｔは、ｔ＝ｍ×
（１／Ｆｃ）となる。
【０００４】
【発明が解決しようとする課題】従来のアナログ信号遅
延回路は上記のように構成され、遅延時間はｔ＝ｍ×
（１／Ｆｃ）、すなわち制御可能な遅延時間間隔はクロ
ック信号の周波数Ｆｃに依存する。そして遅延時間間隔
を微小に制御したい（遅延時間分解能を高めたい）場
合、クロック信号の周波数Ｆｃを高くする必要がある
が、周波数Ｆｃの値は、Ａ／Ｄ，Ｄ／Ａ変換器やデュア
ルポートＲＡＭのアクセス時間により決定されるためこ
れらのアクセス時間より微小な制御は行えない。従って
高速動作が可能なＡ／Ｄ，Ｄ／Ａ変換器、デュアルポー
トＲＡＭを使用して、クロック信号の周波数を高く設定
する必要がある。また大きな遅延時間を得るためには大
容量のデュアルポートＲＡＭが必要になる等、回路規模
が大きく高価になってしまうと言う問題点があった。
延回路は上記のように構成され、遅延時間はｔ＝ｍ×
（１／Ｆｃ）、すなわち制御可能な遅延時間間隔はクロ
ック信号の周波数Ｆｃに依存する。そして遅延時間間隔
を微小に制御したい（遅延時間分解能を高めたい）場
合、クロック信号の周波数Ｆｃを高くする必要がある
が、周波数Ｆｃの値は、Ａ／Ｄ，Ｄ／Ａ変換器やデュア
ルポートＲＡＭのアクセス時間により決定されるためこ
れらのアクセス時間より微小な制御は行えない。従って
高速動作が可能なＡ／Ｄ，Ｄ／Ａ変換器、デュアルポー
トＲＡＭを使用して、クロック信号の周波数を高く設定
する必要がある。また大きな遅延時間を得るためには大
容量のデュアルポートＲＡＭが必要になる等、回路規模
が大きく高価になってしまうと言う問題点があった。
【０００５】本発明はかかる問題点を解決するためにな
されたものであり、簡単で安価な構成で、大きな遅延時
間が得られ且つその時間間隔の微小な制御が可能なアナ
ログ信号遅延回路を提供することを目的としている。
されたものであり、簡単で安価な構成で、大きな遅延時
間が得られ且つその時間間隔の微小な制御が可能なアナ
ログ信号遅延回路を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明に係わるアナログ
信号遅延回路は、信号切換器にフリップフロップを複数
段並べ、レジスタの設定値（Ｌ）で任意のシフト段を選
択できるようにしたシフトレジスタと、Ａ／Ｄ変換器，
メモリ，Ｄ／Ａ変換器のうち、アクセス時間が最長のア
クセス時間をＦｃとした場合、周波数ｎ×Ｆｃのクロッ
ク信号と、このクロック信号を１／ｎに分周する分周器
とを備え、上記Ａ／Ｄ変換器の動作タイミング，上記メ
モリへの書き込みタイミングは上記分周器で分周した周
波数Ｆｃのクロック信号で行い、上記シフトレジスタへ
上記周波数Ｆｃを入力し、上記周波数ｎ×Ｆｃのクロッ
クでこのシフトレジスタを動作させ、このシフトレジス
タからの出力信号のクロックタイミングで上記Ｄ／Ａ変
換器を動作させることで、遅延時間τ（τ＝ｍ×（１／
Ｆｃ）＋Ｌ／（ｎ×Ｆｃ））を得、上記Ｌの値を可変す
ることでこの遅延時間τを１／（ｎ×Ｆｃ）単位で可変
する構成を特徴とする。また、擬似多重電波伝送路の遅
延回路に設けられることを特徴とする。
信号遅延回路は、信号切換器にフリップフロップを複数
段並べ、レジスタの設定値（Ｌ）で任意のシフト段を選
択できるようにしたシフトレジスタと、Ａ／Ｄ変換器，
メモリ，Ｄ／Ａ変換器のうち、アクセス時間が最長のア
クセス時間をＦｃとした場合、周波数ｎ×Ｆｃのクロッ
ク信号と、このクロック信号を１／ｎに分周する分周器
とを備え、上記Ａ／Ｄ変換器の動作タイミング，上記メ
モリへの書き込みタイミングは上記分周器で分周した周
波数Ｆｃのクロック信号で行い、上記シフトレジスタへ
上記周波数Ｆｃを入力し、上記周波数ｎ×Ｆｃのクロッ
クでこのシフトレジスタを動作させ、このシフトレジス
タからの出力信号のクロックタイミングで上記Ｄ／Ａ変
換器を動作させることで、遅延時間τ（τ＝ｍ×（１／
Ｆｃ）＋Ｌ／（ｎ×Ｆｃ））を得、上記Ｌの値を可変す
ることでこの遅延時間τを１／（ｎ×Ｆｃ）単位で可変
する構成を特徴とする。また、擬似多重電波伝送路の遅
延回路に設けられることを特徴とする。
【０００７】本発明のアナログ信号遅延回路は以上のよ
うな構成とすることで、Ａ／Ｄ変換器，メモリ，Ｄ／Ａ
変換器のアクセス時間とは無関係に遅延時間間隔の微小
な制御が行えるようになり、高速に動作するＡ／Ｄ変換
器，メモリ，Ｄ／Ａ変換器を用いる必要がなく、且つ大
きな遅延時間を設定する場合でも大容量のメモリを用い
る必要がなくなる。
うな構成とすることで、Ａ／Ｄ変換器，メモリ，Ｄ／Ａ
変換器のアクセス時間とは無関係に遅延時間間隔の微小
な制御が行えるようになり、高速に動作するＡ／Ｄ変換
器，メモリ，Ｄ／Ａ変換器を用いる必要がなく、且つ大
きな遅延時間を設定する場合でも大容量のメモリを用い
る必要がなくなる。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。図１は本発明の一実施形態を説明す
るためのブロック図であり、図において、１はアナログ
信号が入力される入力端子、２は入力されたアナログ信
号をディジタルデータに変換するＡ／Ｄ変換器、３は変
換されたディジタルデータを一時記憶するデュアルポー
トＲＡＭ、４はＲＡＭ３から読み出されるディジタル信
号をアナログ信号に再変換するＤ／Ａ変換器、５はＤ／
Ａ変換器４からのアナログ信号を出力する出力端子、６
はクロック（周波数：ｎ×Ｆｃ）を入力するクロック信
号入力端子、７はアドレスカウンタ、８はレジスタ、９
は減算器である。
を用いて説明する。図１は本発明の一実施形態を説明す
るためのブロック図であり、図において、１はアナログ
信号が入力される入力端子、２は入力されたアナログ信
号をディジタルデータに変換するＡ／Ｄ変換器、３は変
換されたディジタルデータを一時記憶するデュアルポー
トＲＡＭ、４はＲＡＭ３から読み出されるディジタル信
号をアナログ信号に再変換するＤ／Ａ変換器、５はＤ／
Ａ変換器４からのアナログ信号を出力する出力端子、６
はクロック（周波数：ｎ×Ｆｃ）を入力するクロック信
号入力端子、７はアドレスカウンタ、８はレジスタ、９
は減算器である。
【０００９】また、１０は分周器（分周比：ｎ）、１１
は信号切換器、１２ａ〜１２ｎはフリップフロップ、１
３はレジスタであり、このレジスタ１３の設定値（Ｌ）
で決定されるシフト段のシフトレジスタが構成されてい
る。
は信号切換器、１２ａ〜１２ｎはフリップフロップ、１
３はレジスタであり、このレジスタ１３の設定値（Ｌ）
で決定されるシフト段のシフトレジスタが構成されてい
る。
【００１０】次に動作について説明する。クロック信号
入力端子６からは、Ａ／Ｄ変換器２，デュアルポートＲ
ＡＭ３，Ｄ／Ａ変換器４のうち最長のアクセス時間が、
１／Ｆｃとした場合、周波数ｎ×Ｆｃのクロック信号を
入力する。入力されたクロック信号は、分周器１０で１
／ｎに分周され、分周された周波数Ｆｃのクロックがア
ドレスカウンタ７およびＡ／Ｄ変換器２に入力され、入
力端子１から入力された被遅延アナログ信号は、このク
ロックタイミングでディジタルデータに変換され、分周
されたクロック信号の周期と立ち上がりエッジでアドレ
スカウンタ７はその出力値を１つ増加し、デュアルポー
トＲＡＭ３へアドレス（書込みタイミング）が入力され
る。
入力端子６からは、Ａ／Ｄ変換器２，デュアルポートＲ
ＡＭ３，Ｄ／Ａ変換器４のうち最長のアクセス時間が、
１／Ｆｃとした場合、周波数ｎ×Ｆｃのクロック信号を
入力する。入力されたクロック信号は、分周器１０で１
／ｎに分周され、分周された周波数Ｆｃのクロックがア
ドレスカウンタ７およびＡ／Ｄ変換器２に入力され、入
力端子１から入力された被遅延アナログ信号は、このク
ロックタイミングでディジタルデータに変換され、分周
されたクロック信号の周期と立ち上がりエッジでアドレ
スカウンタ７はその出力値を１つ増加し、デュアルポー
トＲＡＭ３へアドレス（書込みタイミング）が入力され
る。
【００１１】減算器９は遅延時間となるレジスタ８に設
定された値（例えばｍ）とアドレスカウンタ７の出力と
の差を計算し、デュアルポートＲＡＭ３へアドレス（読
出しタイミング）を入力し、このタイミングでデータが
読み出されＤ／Ａ変換器４に入力される。
定された値（例えばｍ）とアドレスカウンタ７の出力と
の差を計算し、デュアルポートＲＡＭ３へアドレス（読
出しタイミング）を入力し、このタイミングでデータが
読み出されＤ／Ａ変換器４に入力される。
【００１２】一方、フリップフロップ１２ａのＤ端子に
は、分周された周波数Ｆｃのクロック信号が入力され、
フリップフロップ１２ａのクロック端子には周波数ｎ×
Ｆｃのクロックタイミングが入力されるため、周波数Ｆ
ｃのクロックがレジスタ１３の設定値（Ｌ）で設定した
シフト段まで、各段、１／（ｎ×Ｆｃ）のタイミングで
シフトされて、信号切換器１１の出力端子ＹからＤ／Ａ
変換器４へ出力される。そしてＤ／Ａ変換器４でこのＹ
からの出力クロックのタイミングによりデュアルポート
ＲＡＭから読み出されたディジタルデータが、元のアナ
ログ信号に変換されて出力端子５から出力される。従っ
て出力されるアナログ信号はの遅延時間τは、 τ＝ｍ×（１／Ｆｃ）＋Ｌ／（ｎ×Ｆｃ）となり、Ｌは
レジスタ１３で設定する任意の値であるので、Ａ／Ｄ，
Ｄ／Ａ変換器やデュアルポートＲＡＭのアクセス時間と
は無関係に、その遅延時間を最小、１／（ｎ×・Ｆｃ）
単位で微小制御できるようになる。なお、分周比ｎもフ
リップフロップの段数も自由に設定できるので、大きな
遅延時間を通常の容量のメモリを用いて設定でき、微小
な時間間隔の制御が自由に行えることは言うまでもな
い。
は、分周された周波数Ｆｃのクロック信号が入力され、
フリップフロップ１２ａのクロック端子には周波数ｎ×
Ｆｃのクロックタイミングが入力されるため、周波数Ｆ
ｃのクロックがレジスタ１３の設定値（Ｌ）で設定した
シフト段まで、各段、１／（ｎ×Ｆｃ）のタイミングで
シフトされて、信号切換器１１の出力端子ＹからＤ／Ａ
変換器４へ出力される。そしてＤ／Ａ変換器４でこのＹ
からの出力クロックのタイミングによりデュアルポート
ＲＡＭから読み出されたディジタルデータが、元のアナ
ログ信号に変換されて出力端子５から出力される。従っ
て出力されるアナログ信号はの遅延時間τは、 τ＝ｍ×（１／Ｆｃ）＋Ｌ／（ｎ×Ｆｃ）となり、Ｌは
レジスタ１３で設定する任意の値であるので、Ａ／Ｄ，
Ｄ／Ａ変換器やデュアルポートＲＡＭのアクセス時間と
は無関係に、その遅延時間を最小、１／（ｎ×・Ｆｃ）
単位で微小制御できるようになる。なお、分周比ｎもフ
リップフロップの段数も自由に設定できるので、大きな
遅延時間を通常の容量のメモリを用いて設定でき、微小
な時間間隔の制御が自由に行えることは言うまでもな
い。
【００１３】
【発明の効果】以上説明したように本発明のアナログ信
号遅延回路は、高速で動作するＡ／Ｄ，Ｄ／Ａ変換器や
デュアルポートＲＡＭを必要とせず、かつ大容量のデュ
アルポートＲＡＭ等を必要とせず大きな遅延時間で、そ
の遅延時間間隔を微小に制御できる、簡易な構成で安価
なアナログ信号遅延回路が得られるという効果がある。
号遅延回路は、高速で動作するＡ／Ｄ，Ｄ／Ａ変換器や
デュアルポートＲＡＭを必要とせず、かつ大容量のデュ
アルポートＲＡＭ等を必要とせず大きな遅延時間で、そ
の遅延時間間隔を微小に制御できる、簡易な構成で安価
なアナログ信号遅延回路が得られるという効果がある。
【図１】本発明の一実施形態を説明するためのブロック
図である。
図である。
【図２】従来のこの種のアナログ信号遅延回路を説明す
るためのブロック図である。
るためのブロック図である。
１ 入力端子 ２ Ａ／Ｄ変換器 ３ デュアルポートＲＡＭ ４ Ｄ／Ａ変換器 ５ 出力端子 ６ 周波数ｎ×Ｆｃを入力するクロック信号入力端子 ７ アドレスカウンタ ８ レジスタ ９ 減算器 １０ 分周器（分周比：ｎ） １１ 信号切換器 １２ａ〜１２ｎ フリップフロップ １３ レジスタ
Claims (2)
- 【請求項１】 入力されるアナログ信号を順次ディジタ
ルデータに変換するＡ／Ｄ変換器と、変換されたディジ
タルデータを順次書き込むメモリと、書き込んだディジ
タルデータを順次上記メモリから読み出して元のアナロ
グ信号に変換するＤ／Ａ変換器と、上記メモリへ書き込
むタイミングと上記メモリから読み出すタイミングとを
ずらせて遅延時間（ｍ×（１／Ｆｃ）とする）を生成す
る手段とを有するアナログ信号遅延回路において、 信号切換器にフリップフロップを複数段並べ、レジスタ
の設定値（Ｌ）で任意のシフト段を選択できるようにし
たシフトレジスタと、 上記Ａ／Ｄ変換器，メモリ，Ｄ／Ａ変換器のうち、アク
セス時間が最長のアクセス時間をＦｃとした場合、周波
数ｎ×Ｆｃのクロック信号と、 このクロック信号を１／ｎに分周する分周器とを備え、 上記Ａ／Ｄ変換器の動作タイミング，上記メモリへの書
き込みタイミングは上記分周器で分周した周波数Ｆｃの
クロック信号で行い、 上記シフトレジスタへ上記周波数Ｆｃを入力し、上記周
波数ｎ×Ｆｃのクロックでこのシフトレジスタを動作さ
せ、このシフトレジスタからの出力信号のクロックタイ
ミングで上記Ｄ／Ａ変換器を動作させることで、遅延時
間τ（τ＝ｍ×（１／Ｆｃ）＋Ｌ／（ｎ×Ｆｃ））を
得、 上記Ｌの値を可変することでこの遅延時間τを１／（ｎ
×Ｆｃ）単位で可変する構成を特徴とするアナログ信号
遅延回路。 - 【請求項２】 擬似多重電波伝送路の遅延回路に設けら
れることを特徴とする請求項第１項記載のアナログ信号
遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08200968A JP3100907B2 (ja) | 1996-07-12 | 1996-07-12 | アナログ信号遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08200968A JP3100907B2 (ja) | 1996-07-12 | 1996-07-12 | アナログ信号遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1027493A true JPH1027493A (ja) | 1998-01-27 |
| JP3100907B2 JP3100907B2 (ja) | 2000-10-23 |
Family
ID=16433320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08200968A Expired - Fee Related JP3100907B2 (ja) | 1996-07-12 | 1996-07-12 | アナログ信号遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3100907B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100331909B1 (ko) * | 1999-01-06 | 2002-04-10 | 가네꼬 히사시 | 데이터 입/출력 회로 및 이 회로를 사용한 인터페이스시스템 |
| JP2008206202A (ja) * | 2008-05-12 | 2008-09-04 | Toshiba Corp | Ｏｆｄｍ信号遅延装置とこれを含むｏｆｄｍ信号送信装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7344237B2 (ja) | 2021-02-10 | 2023-09-13 | ヤマハ発動機株式会社 | 無人搬送車 |
-
1996
- 1996-07-12 JP JP08200968A patent/JP3100907B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100331909B1 (ko) * | 1999-01-06 | 2002-04-10 | 가네꼬 히사시 | 데이터 입/출력 회로 및 이 회로를 사용한 인터페이스시스템 |
| JP2008206202A (ja) * | 2008-05-12 | 2008-09-04 | Toshiba Corp | Ｏｆｄｍ信号遅延装置とこれを含むｏｆｄｍ信号送信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3100907B2 (ja) | 2000-10-23 |
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Legal Events
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