JPH02210908A - 位相調整回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタルテレビジョンのサンプリング周期内
の位相を調整するための位相調整回路に関する。

〔従来の技術〕

第３図は、ディジタルテレビジョンのサンプリング周期
内の位相を調整するための従来の位相調整回路を表わし
たものであり、第４図はこの従来の回路の動作を表わし
たものである。

この位相調整回路は、ディジタルデータ入力端子１１、
クロック入力端子１２および位相制御データ入力端子１
３の３．つの入力端子を備えている。このうちのクロッ
ク入力端子１２から供給されるメインクロック１４は、
第１のフリップフロップ１５と１／２てい倍器１６に供
給される。

ここで第１のフリップフロップ１５には、ディジタルデ
ータ入力端子１１からディジタルデータ１８が供給され
るようになっており、このメインクロック１４によって
ラッチされる。第１のフリップフロップ１５のラッチ出
力２１は、第２のフリップフロップ２２と第３のフリッ
プフロップ２３のそれぞれの入力となる。ここで、第２
のフリップフロップ２２のクロック入力端子には、１／
２てい倍器１６から出力される反転１／２クロック２４
が入力される。また第３の７リツププロツプ２３のクロ
ック入力端子には、１／２てい倍器１６から出力される
１／２クロック２５が入力される。この結果として、第
２の７リツプフロツプ２２からは、第４図ａに示すよう
に、ディジタルデータ２７が出力される。このディジタ
ルデータ２７のデータレートは、元のディジタルデータ
１８の１／２である。ディジタルデータ２７は切替器２
８のへ入力端子に供給される。

一方、第３のフリップフロップ２３からは、１／２クロ
ック２５がクロック入力となる結果として、第４図すに
示すように、ディジタルデータ２９が出力される。この
ディジタルデータ２９は、ディジタルデータ２７と同様
にデークレー・トは１／２となっており、ディジタルデ
ータ２７とサンプリング周期の分だけ位相がずれたもの
となっている。ディジタルデータ２９は、切替器２８の
Ｂ入力端子に供給される。

切替器２８には、１／２クロック２５を可変遅延器５０
で所定量だけ遅延された１／２クロック５１　（第４図
Ｃ）が供給されるようになっている。

同図で符号Ｔはサンプリング周期を表わしている。

可変遅延器５０の遅延量の設定は、位相制御データ入力
端子１３から供給される位相制御デり５２によって行わ
れる。１／２クロック５１で切り替えられたディジタル
データ５４は、第４のフリップフロップ５５に供給され
る。

一方、１／２クロック５１は遅延器５６によってサンプ
リング周期の１／２の時間だけ遅延された後、インバー
タ５７で論理を反転され、このインバータ５７の出力と
１／２クロック５１は排他的論理和回路５８によって論
理がとられる。このようにして再生されたクロック５９
（第３図ｄ）は第４のフリップフロップ５５のクロック
入力としてディジタルデータ５４のラッチを行う。この
位相調整回路では、１／２クロック５１およびクロック
５９をサンプリング周期Ｔだけ任意に動かすことができ
、これにより第４のフリップフロップ５５からはディジ
タルデータ出力端子６１に対してサンプリング周期以内
の任意の位相に調整したディジタルデータ６２が出力さ
れる。

〔発明が解決しようとする課題〕

以上説明したディジタルテレビジョンについてのサンプ
リング周期内の位相調整回路では、可変遅延器を１つで
構成している。このため、切替回路用の１／２クロック
を作成するためには可変遅延器で位相を変える際に１／
２クロックとせざるを得ない。従って従来のこのような
位相調整回路では、ｌ／２クロックからメインクロック
を再生する構成となっていた。

ところが、遅延器は一般にＬ（ロー）レベルからＨ（ハ
イ）レベルへ変わっている信号の遅延と、Ｈレベルから
Ｌレベルへ変わっている信号の遅延では、遅延量が異な
ってくる。このため、１／２クロックからメインクロッ
クを再生するようにすると、クロックの周期が１周期ご
とに微妙に変わってしまい、サンプリング後の画質が劣
化するという問題があった。

そこで本発明の目的は、１／２クロックからメインクロ
ックを再生する回路部分を不要とした位粗調整回路を提
供するごとにある。

〔課題を解決するための手段〕

本発明では、（ｉ）ディジタルデータをメインクロック
でラッチする第１のラッチ手段と、（１１）メインクロ
ックからこれを１／２にてい倍したクロックおよびこれ
と位相の反転したクロックを作成するクロックてい倍手
段と、（ｉｉｉ　）第１のラッチ手段によってラッチさ
れたディジタルデータを１／２にてい倍したクロックで
ラッチする第２のラッチ手段と、（ｉｖ）第１のラッチ
手段によってラッチされたディジタルデータを位相反転
された１／２クロックでラッチする第３のラッチ手段と
、（Ｖ）これら第２および第３のラッチ手段によってラ
ッチされたディジタルデータを前記した１／２クロック
によって順次切り替える第１の切替器と、（ｖｉ）メイ
ンクロックを１／２周期だけ遅延させる第１の遅延器と
、（ｖｉｉ）この第１の遅延器の出力とメインクロック
を切り替える第２の切替器と、（ｖｆｆｌ　）第１の切
替器の出力を第２の切替器から出力されるクロックでラ
ッチする第４のラッチ手段と、（ｉｘ　）第２の切替器
から出力されるクロックをメインクロックの１／２の周
期内で可変させる第２の遅延器と、（ｘ）第４のラッチ
手段によってラッチされたディジタルデータを第２の遅
延器の出力するクロックでラッチする第５のラッチ手段
とを位相調整回路に具備させる。

すなわち、本発明では従来用いられた遅延器を粗調整用
の第１の遅延器と１、微調整用の第２の遅延器に分割し
、第１の遅延器で位相が大まかに変わったメインクロッ
クで動作するフリップフロップを一旦通し、切替器の切
替パルスの位相を、位相の可変に応じて可変しなくても
よい構成としている。

〔実施例〕

以下実施例につき本発明の詳細な説明する。

第１図は本発明の一実施例における位相調整回路の構成
を表わしたものであり、第２図はこの回路の各部の動作
を表わしたものである。

この位相調整回路は、ディジタルデータ入力端子１１、
クロック入力端子１２および位相制御データ入力端子１
３の３つの入力端子を備えている。このうちのクロック
入力端子１２から供給されるメインクロック１４　（第
２図ａ）は、第１のフリップフロップ１５と１／２てい
倍器１６に供給される。ここで第１のフリップフロップ
１５には、ディジクルデータ入力端子１１からディジタ
ルデータ１８（第２図ｂ）が供給されるようになってお
り、このメインクロック１４によってラッチされる。第
１のフリップフロップ１５のラッチ出力２１は、第２の
フリップフロップ２２と第３のフリップフロップ２３の
それぞれの入力となる。ここで、第２のフリップフロッ
プ２２のタロツク入力端子には、１／２てい倍器１６か
ら出力される反転１／２クロック２４（第２図Ｃ）が入
力される。また、第３のフリップフロップ２３のクロッ
ク入力端子には、１／２てい倍器１６から出力される１
／２クロック２５（第２図ｄ）が入力される。この結果
として、第２のフリップフロップ２２からは、第２図ｅ
に示すように、ディジタルデータ２７が出力される。

今、第２図すに示すようにディジタルデータ１８がメイ
ンクロック１４に同期してＤ１”。

“Ｄ２″、“Ｄ３″、“Ｄ４”・・・・・・と転送され
てきたものとすると、反転１／２クロック２４によるラ
ッチによってディジタルデータ２７は“ＤＩ”、“Ｄ３
“・・・・・・となり、そのデータレートは１／２とな
る。ディジタルデータ２７は第１の切替器２８のへ入力
端子に供給される。

一方、第３のフリップフロップ２３からは、１／２クロ
ック２５がクロック人力となる結果として、第２図「に
示すように、ディジタルデータ２９が出力される。この
ディジタルデータ２９は、”ＤＯ”、“Ｄ２″、“Ｄ４
”・・・・・・となり、そのデータレートは１／２とな
る。また、ディジタルデータ２７とディジタルデータ２
９は互いにサンプリング周期の分だけ位相がずれたもの
となっている。ディジタルデータ２９は、第１の切替器
２８のＢ入力端子に供給される。

第１の切替器２８には、１／２クロック２５（第２図ｇ
）が切り替えの制御のために供給されている。この１／
２クロック２５を切替パルスとしてディジタルデータ２
７とディジタルデータ２９の切り替えを行うと、少なく
ともサンプリング周期の１／２の期間がデータの確定期
間として存在する。従って、メインクロック１４の可変
範囲をサンプリング周期の１／２に限定すれば、この第
１の切替器２８の切替パルスをこれに連動して可変させ
ることなく次段の第４のフリップクロップ３１でのラッ
チが可能である。

ところで、クロック入力端子１２から出力されるメイン
クロック１４　（第２図ｈ）は、第２の切替器３２のＤ
入力端子と１／２周期遅延器３３の双方に供給される。

１／２周期遅延器３３では、メインクロック１４を１／
２周期だけ遅延させて、これを１／２周期遅延メインク
ロック３４　（第２図ｋ）として第２の切替器３２のＥ
入力端子に供給する。この第２の切替器３２には、位相
制御データ入力端子１３から位相制御データ３５が供給
されて）す、切替制御を行うようになっている。

本実施例では１／２周期遅延器３３と第２の切替器３２
は全体として粗調整用の遅延器を構成しており、切替器
３２がＤ入力端子を選択した場合にはメインクロック１
４をそのまま第４のフリップフロップ３１のクロック入
力として供給し、Ｅ人・万端子を選択した場合には１／
２周期だけ遅延した１／２周期遅延メインクロック３４
を第４のフリップフロップ３１のクロック入力としてい
る。

これによって、遅延量“０・”と遅延量“１／２周期”
の位相可変（第２図１およびβ）が達成される。

第２の切替器３２から出力されるクロック３６は１／２
周期内可変遅延器３７に人力される。１／２周期内可変
遅延器３７は、位相制御データ３５によって１／２周期
内の位相を設定され、遅延したクロック３８（第２図Ｊ
およびｍ）を第５の７リツプフロツプ３９のクロック入
力端子に供給するようになっている。この第５のフリッ
プフロップ３９には、第４のフリップフロップ３１の出
力データ４１が入力されラッチされる。第５のフリップ
フロップ３９から出力されるディジタルデータ４２は、
サンプリング周期の１周期以内の位相が任意に設定され
たものとなり、ディジタルデータ出力端子４３に出力さ
れる。

〔発明の効果〕

以上説明したように、本発明によれば可変遅延器を２段
配置し、メインクロックの位相を前段の遅延器で１／２
周期単位で粗調整し、後段の遅°延器で１／２周期以内
で微調整することにした。そして、前段の遅延器の出力
で２相のデータを切り替えた結果をラッチすることにし
たので、この切り替えを行う切替器の切替パルスを変化
させる必要がなくなり、１／２クロックからメインクロ
ックを再生するための回路構成を省略することができる
。これ故、従来の回路で発生していた画質の劣化を除去
することができるという効果がある。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例を説明するため
のもので、このうち第１図は位相調整回路の回路図、第
２図はこの回路の動作を説明するだめのタイミング図、
第３図は従来の位相調整回路の回路図、第４図はこの従
来の位相調整回路の回路動作を説明するためのタイミン
グ図である。 １４・・・・・・メインクロック、 １５・・・・・・第１のフリップフロップ、１６・・・
・・・１／２てい倍器、 ２２・・・・・・第２のフリップフロップ、２３・・・
・・・第３のフリップフロップ、２８・・・・・・第１
の切替器、 ３１・・・・・・第４のフリップフロップ、３２・・・
・・・第２の切替器、 ３３・・・・・・１／２周期遅延器、 ３７・・・・・・１／２周期内可変遅延器、３９・・・
・・・第５のフリップフロップ、４２・・・・・・ディ
ジタルデータ。

Claims (1)

1. 【特許請求の範囲】 ディジタルデータをメインクロックでラッチする第１の
   ラッチ手段と、 メインクロックからこれを１／２にてい倍したクロック
   およびこれと位相の反転したクロックを作成するクロッ
   クてい倍手段と、 前記第１のラッチ手段によってラッチされたディジタル
   データを前記１／２にてい倍したクロックでラッチする
   第２のラッチ手段と、 前記第１のラッチ手段によってラッチされたディジタル
   データを前記位相反転された１／２クロックでラッチす
   る第３のラッチ手段と、 これら第２および第３のラッチ手段によってラッチされ
   たディジタルデータを前記１／２クロックによって順次
   切り替える第１の切替器と、前記メインクロックを１／
   ２周期だけ遅延させる第１の遅延器と、 この第１の遅延器の出力と前記メインクロックを切り替
   える第２の切替器と、 前記第１の切替器の出力を前記第２の切替器から出力さ
   れるクロックでラッチする第４のラッチ手段と、 前記第２の切替器から出力されるクロックをメインクロ
   ックの１／２の周期内で可変させる第２の遅延器と、 前記第４のラッチ手段によってラッチされたディジタル
   データを第２の遅延器の出力するクロックでラッチする
   第５のラッチ手段 とを備え、この第５のラッチ手段からディジタルテレビ
   ジョン信号のサンプリング周期以内で位相の調整された
   ディジタルデータを出力させることを特徴とする位相調
   整回路。